数字电路试卷-zongjuan

数字电路试卷一、单项选择题（将正确答案填入答题栏内。每小题1分，共15分）1、下列3个数对应的十进制数最大的是（）A、308B、101102C、001010008421D、152、已知TTL电路如右图1所示，则输出函数表达式为（）A、BB、ABC、A+BD、A+B3、右图2所示的电路，输出F的状态是（）A、AB、AC、1D、04、下列表示逻辑函数的方法中，形式不唯一的是（）A、真值表B、卡诺图C、逻辑图5、逻辑函数化简的结果是（）A、唯一的B、不唯一C、A和B都不对6、逻辑函数F(A,B,C)=AB+BC+AC的最小项标准式为（）A、F(A,B,C)=∑m(0,2,4)B、F(A,B,C)=∑m(1,5,6,7)C、F(A,B,C)=∑m(0,2,3,4)D、F(A,B,C)=∑m(2,4,6,7)7、图示卡诺图的标准或与式是（）。（A为权值高位）A、∏M(0,1,3,5,7,9)B、∏M(0,1,2,5,6,9)C、∑M(2,4,6,8,10,11,12,13,14,15)D、∑M(3,4,7,8,10,11,12,13,14,15)8、TTL与非门的多余脚悬空等效于（）A、1B、0C、VCCD、VEE8、能够传输模拟信号的是（）A、三态门B|、OC门C、CMOS传输门9、可以与总线相接的逻辑门是（）A、OC门B、OD门C、CMOS三态门10、可以实现线与逻辑门是（）A、OC门B、三态门C、传输门图1图211、组合电路（）A、有记忆功能B、没有记忆功能C、有时有记忆功能，有时没有记忆功能12、以下哪一条不是消除竞争冒险的措施（）A、接入滤波电路B、利用触发器C、加入选通脉冲D、修改逻辑设计12、优先编码器的编码（）A、是唯一的B、不是唯一的C、A和B都不对13、一块数据选择器有三个地址输入端，则它的数据输入端应有（）A、3B、6C、8D、114、一个T触发器，在T=1时，来一个时钟脉冲后，则触发器（）A、保持原态B、置0C、置1D、翻转15、主从触发器的触发方式是（）A、CP=1B、CP上升沿C、CP下降沿D、分两次处理15、一片四位二进制译码器，它的输出函数有（）A、1个B、8个C、10个D、16个8、设某函数的表达式F=A+B，若用4选1多路选择器（数据选择器）来设计，则数据端D0D1D2D3的状态是（）。（设A为权值高位）A、0001B、1110C、0101D、10109、设两个四位二进制数A3A2A1A0和B3B2B1B0，问图示电路完成的功能是（）A、两个四位二制数相加B、两个四位二制数相减C、两个四位二制数大小比较D、两个四位二制数同比较10、已知电路如(a)图所示，设触发器初态为0，则输出波形为(b)图中的（）11、边沿触发器的触发方式为（）A、上升沿触发B、下降沿触发C、可以是上升沿触发，也可以是下降沿触发12、能够存储0，1的器件是（）A、TTL门B、CMOS传输门C、触发器13、时序电路某一时刻的输出状态，与该时刻之前的输入信号（）A、有关B、无关C、有关无关均可14、构成时序电路，存储电路（）A、必不可少B、可以没有C、可有可无15、n级触发器构成的环形计数器，其有效循环的状态数据为（）A、n个B、2n个C、2n-1个D、2n个16、74LS160十进制计数器它含有的触发器的个数是（）A、1个B、2个C、4个D、6个16、ROM电路由地址译码器和存储体构成，若译码器有十个地址输入线，则最多可有（）个字A、10B、102C、210D、10413、静态RAM记忆信息，主要是依靠（）A、节点电容的存贮B、交叉耦合触发器C、固定的结构D、输入电阻14、用户对ROM编程之后，觉得不满意，还要改写，应选（）A、固定ROMB、可编程的PROMC、可擦可编程的EPROM14、微分型的单稳电路要求输入脉宽（）输出定时脉宽。A、小于B、等于C、大于D、无关于15、对于大规模集成电路RAM来说，其操作模式为（）A、可读可写B、可读不能写C、可以读不能写D、不能读和写16、施密特非门和一般非门相比（）A、前者的抗干扰能力强B、后者的抗干扰能力强C、二者的抗干扰能力一样17、555定时器构成的施密特触发器在电源电压为15伏时，其回差电压等于（）A、15VB、10VC、5V18、组合型PLA是由（）构成A、与门阵列和或门阵列B、一个计数器C、一个或阵列D、一个寄存器一、选择题（每小题1分，共15分）1．八进制数8(375.236)的十六制数是________。A.16(7.4)DFB.16(7.4)DEC.16(7.4)CFD.16(7.3)DF2.下列逻辑函数中，与（A+B）(A+C)等价的是_____。A.F=ABB.F=A+BC.A+BCD.F=B+C3．函数F的卡诺图如图1-1，其最简与或表达式是_____。A.DBADBAFDCAB.DBADCACBAFC.DCADBACBAFD.DBADBADBAF4．4:10线译码器，输入信号端有_____个。A.10B.2C.3D.45．用四选一数据选择器实现函数Y=0101AAAA，应使______。A.D0=D2=0，D1=D3=1B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1D.D0=D1=1，D2=D3=06．图1-2所示的组合逻辑电路，其函数表达式为______。A．FABBDCDB．(0,4,5,7,8,12,13,14,15)FmC．(1,2,3,6,9,,10,11)FmD．(0,8,12,14,15)Fm图1-2图1-37．时序电路中不可缺少的部分为_______。A.组合电路B.记忆电路C.同步时钟信号D.组合电路和记忆电路8．与非门构成的基本RS触发器如图1-3所示，欲使该触发器保持现态，即1nnQQ，则输入信号应为_____。A．S=R=0B．S=R=1C．S=1，R=0D．S=0，R=19．n个触发器构成的计数器中，有效状态最多有____个。A.nB.2nC.2n-1D.2n10．把一个五进制计数器与一个四进制计数器串联可得到进制计ABCD0001111000011110111111图1-1ABBDDCFSRQQ数器。A.4B.5C.9D.2011.下面不属于简单可编程逻辑器件的是______。A．EPROMB．PALC．ISPD．GAL12．下面器件中，_______是易失性存储器。A.FLASHB.EPROMC.DRAMD.PROM13．双向数据总线常采用_____构成。A.数据分配器B.数据选择器C.三态门D.译码器14．FPGA采用逻辑单元阵列结构，由三个基本模块阵列组成。________是系统的核心。A.可组态逻辑块B.通用逻辑块C.可编程互连连线D.可编程互连连线15．数字系统的初步设计通常指______。A.设计控制器B.设计ASM图C.子系统的设计D.子系统的划分一、选择题（每小题1分，共15分）1.八进制数(573.7)8的十六进制数是________。A.(17C.7)16B.(17C.E)16C.(17B.7)16D.(17B.5)162.与最小项CDBA相邻的逻辑最小项有__________个。A.1B.2C.4D.153.函数F(ABCD)=∑m(0,2,8,10,13,15)，它的最简与或表达式F=___________。A.DBAABDDBAFB.DBADACBAFC.BADBACBAFD.DBABDF4._______电路在任何时刻只能有一个输入端有效。A.普通二进制编码器B.优先编码器C.七段显示译码器D.二进制译码器5.能实现从多个输入端中选出一路作为输出的电路称为______。A.触发器B.计数器C.数据选择器D.译码器6.八路数据选择器如图1-1所示，该电路所实现的逻辑函数是______。A．ACDBCDABCABCB．(6,8,9,13)mC．(6,8,13,14)mD．(6,7,8,9,13,14)m1YFABA0A1A2D0D1D2D3D4D5D6D7八路数据选择器CDD图1-17.下列触发器中，没有约束条件的是_______。A．基本RS触发器B.主从RS触发器C.钟控RS触发器D.边沿D触发器8.若将D触发器的D端连在Q端上，经100个脉冲作用后，它的次态(100)0Qt，则现态()Qt应为_____。A．()Qt=0B.()Qt=1C.与现态()Qt无关D.以上都不对9.用反馈移位寄存器产生11101000序列，至少需要_____个触发器。A．2B．3C．4D．810.某时序逻辑电路的波形如图1-2所示，由此判定该电路是______。A.二进制计数器B.十进制计数器C.移位寄存器D.以上均不是图1-211.以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是______。A．ＤＲＡＭB.ＳＲＡＭC．闪速存储器D．ＥＰＲＯＭ12.一个ROM其共有10根地址线，8根位线（数据输出线），则其存储容量为______。A．10×8B．102×8C．10×82D．210×813.可编程逻辑器件PLD，其内部均由与阵列和或阵列组成。其中，不是与阵列可编程的器件有______。A.ROMB.PLAC.PALD.GAL14.使用PROM和FPLA实现组合逻辑时，要将逻辑表达式分别写成_______。A.最小项之和、最小项之和B.最简与-或式、最简与-或式C.最简与-或式、最小项之和D.最小项之和、最简与-或式15.数字系统中使用通用寄存器的目的是_______。A．保存更多的数据B．减少访问存储器，提高运行速度C．保存状态信号D．保存控制信号1.(9)10的余3码是_________。A．1011B．1010C．1100D．10012.最小项ABCD的逻辑相邻项是________。A．ABCDB.ABCDC.ABCDD.ABCD3.测得某逻辑门输入A、B和输出F的波形如下图1-1，则F(A，B)的表达式是________。A.F=ABB.F=A+BC.BAFD.__BAF4.一位全加器（FA）的输入信号是___；输出信号是_____。A．iA，iB，1iC；iS，iCB．iA，iB，iC；iS，1iCC．1，1，1；iS，iCD．0，0，0；iS，1iC5.8:3线优先编码器（74LS148）中，8条数据输入线07II同时有效时，优先级最高为7I线，则输出线210YYY的值应是_____。A．000B．010C．101D．1116.组合逻辑电路消除竞争冒险的方法有_____。A.修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰7.Moore和Mealy型时序电路的本质区别是_____。A.没有输入变量B.当时的输出只和当时电路的状态有关，和当时的输入无关C.没有输出变量D.当时的输出只和当时的输入有关，和当时的电路状态无关8.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。A.1B.2C.4D.89.对于JK触发器（特性方程1nnnQJQKQ），若J=K，则可完成触发器的逻辑功能。A.RSB.DC.TD.Tˊ10.采用对称双地址结构寻址的10241的存储矩阵有______。A．10行10列B．5行5列C．32行32列D．1024行1024列11.FLASH是指________。A．闪速存储器B．一次可编程只读存储器C．光擦可编程只读存储器D．掩模式只读存储器12.______相应的并联在一起。A．地址线B．数据线C．片选信号线D．读/写线13.若一块线路板上装有多块ISP器件，可对它们总的安排_______接口即可。A．2个B．多个C．n+1个D．1个14.用PLA进行逻辑设计时，应将逻辑函数表达式变换成______。A.异或表达式B.与非表达式C.最简“与—或”表达式D.标准“或—与”表达式15.数字系统是指_______。A．计数器B．逻辑子系统的集合物C．寄存器D．加法器二、判断题1、高电平用逻辑