数字逻辑与数字系统实验指导书(2013版)

《数字逻辑》实验指导书计算机科学系硬件教研室二○一三年三月1实验一基本逻辑门和组合逻辑一、实验目的1．掌握TTL与非门、或非门和异或门输入与输出之间的逻辑关系；2．掌握组合逻辑电路的分析方法；3．熟悉TTL小规模数字集成电路的外型、引脚和使用方法；4．掌握“TDS-4数字系统综合实验平台”和常规实验仪器的使用方法。二、实验器件和设备1．四2输入与非门74LS001片2．四2输入或非门74LS281片3．四2输入异或门74LS861片4．TDS-4数字系统综合实验平台1台5．万用表1个6．逻辑笔1个三、实验内容1．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系；2．测试四2输入或非门74LS28一个或非门的输入和输出之间的逻辑关系；3．测试四2输入异或门74LS86一个异或门的输入和输出之间的逻辑关系；4．测试并分析下图1.1逻辑电路的功能。图1.1组合逻辑电路四、实验提示1．将被测器件插入实验台上的14芯插座中；2．将器件的引脚7与实验台的“地(GND)”连接，引脚14与实验台的+5V连接；3．用实验台的电平开关输出作为被测器件的输入，拨动开关，则改变器件的输入电平；4．将被测器件的输出引脚与实验台上的电平指示灯连接，指示灯亮表示输出电平为1，指示灯灭表示输出电平为0；5．用万用表的电压档测量被测器件的输入引脚和输出引脚的电压值。五、实验报告要求1．画出实验内容1～3的接线示意图，分别用电压值表和真值表的形式表示实验结果；2．用真值表的形式表示实验4的结果，写出电路的逻辑函数并分析其功能。2实验二译码器、数据选择器和组合逻辑设计一、实验目的1．掌握译码器、数据选择器的逻辑功能和使用方法；2．掌握TTL中规模集成电路的应用方法；3．掌握组合逻辑设计的基本方法。二、实验所用器件和设备1．双2-4线译码器74LSl391片2．双4选1数据选择器74LSl531片3．四2输入与非门74LS001片4．TDS-2数字电路实验系统1台5．万用表或逻辑笔1个6．示波器1台三、实验内容1．测试74LSl39中一个2-4线译码器的逻辑功能。使能端G和编码输入端B、A分别接电平开关，4个译码输出端YO～Y3分别LED指示灯。改变G、B、A的电平，产生8种组合，观察并记录输出指示灯的显示状态；2．测试74LSl53中一个4选1数据选择器的逻辑功能。使能端G、数据选择端B、A和数据输入端CO-C3分别接电平开关，输出端Y接LED指示灯。改变使能端G、数据选择端B、A数据输入端C0-C3的电平，观察并记录输出指示灯的显示状态；3．设计一个三人多数表决器，并用1片双4选1数据选择器74LSl53和1片与非门实现。四、实验提示74LSl53内部的2个4选1数据选择器使用了相同的数据选择信号B、A。考察其中一个4选1选择器，输出3210BADDABADBDABY。若另Ci=1，则BAABABABY，即Y为B、A两个变量所有最小项之和。若令D0=0，D1=1，D2=1，D3=0，则ABABABY，可见当通过将D0～D3设为不同的值后，输出Y可以是两个变量B和A的任意最小项之和。若令21CYYCF，当两个选择器的数据输入端Di=1时，Y1=Y2，即CYYCF，可见此时F为C、B、A三个变量所有最小项之和。五、实验报告要求1．画出实验接线图；2．记录实验结果，并根据实验结果写出74IS139和74LSl53的真值表；3．分析74LS139和74LSl53中引脚G的功能；4．写出三人多数表决器的设计过程，画出逻辑电路图，并以真值表的形式表示测试结果。3实验三触发器和寄存器一、实验目的1．掌握RS触发器、D触发器、JK触发器的工作原理和使用方法。二、实验所用器件和设备1．四2输人正与非门74LS001片2．双D触发器74LS742片3．双JK触发器74LS731片4．TDS-2数字电路实验系统1台5．双踪示波器1台三、实验内容1．用74LS00构成一个RS触发器。R、S端接电平开关输出，Q、Q端接电平指示灯，改变R、S的电平，观测并记录Q、Q的值；2．测试双D触发器74LS74中一个D触发器的功能。(1)将CLR（复位）、PR（置位）引脚接实验台电平开关输出，Q、Q引脚接电平指示灯。改变CLR、PR的电平，观察并记录Q、Q的值。(2)置CLR、PR引脚为高电平，D（数据）引脚接电平开关输出，CLK（时钟）引脚接单脉冲。在D分别为高电平和低电平的情况，按单脉冲按钮，观察Q、Q的值，并记录。3．参考2，制定对双JK触发器74LS73的一个JK触发器的测试方案，并进行测试。4．下图2.1为由D触发器（74LS74A）构成的4位扭环形计数器，Clear为异步清零端，当Clear为低电平时计数器清零，正常工作时Clear接高电平，用实验的方法做出其状态转移图（时钟Clock用手动脉冲）。图2.1扭环形计数器四、实验提示1．74LS73引脚11是GND，引脚4是VCC。2．D触发器74LS74是上升沿触发，JK触发器74LS73是下降沿触发。五、实验报告要求1．画出实验内容1的原理图，写出其真值表；2．写出实验内容2、3各步的现象，按如下形式写出实验内容2的真值表。4实验四计数器一、实验目的1．掌握计数器74LSl62的功能和级连方法。2．掌握任意模计数器的构成方法。3．熟悉数码管的使用。二、实验说明计数器器件是应用较广的器件之一。它有很多型号，各自完成不同的功能，供不同的需要选用。本实验选用十进制BCD同步计数器74LSl62作为实验用器件，其引脚图见附录A。Clock是时钟输入端，上升沿触发计数触发器翻转。使能端P和T均为高电平时允许计数，使能端T为低电平时禁止进位Carry产生。同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。在计数值等于9时，进位位Carry为高，脉宽是1个时钟周期，可用于级联。三、实验所用器件和设备1．同步4位BCD计数器74LS1622片2．二输入四与非门74LS001片3．示波器1台4．TDS-2数字电路实验系统1台四、实验内容1．用1片74LSl62和1片74LS00采用复位法构一个模7计数器。用单脉冲做计数时钟，观测计数状态，并记录。2．用1片74LSl62和1片74LS00采用置位法构一个模7计数器。用单脉冲做计数时钟，观测计数状态，并记录。3．用2片74LSl62和1片74LS00构成一个模60计数器。2片74LSl62和QD、QC、QB、QA分别接两个数码管的D、B、C、A。用单脉冲做计数时钟，观测数码管数字的变化，检验设计和接线是否正确。五、实验报告要求1．画出复位法构成的模7计数器的电路图，写出单脉冲做计数脉冲时，QD、QC、QB、QA的状态转移表。画出连续计数脉冲下QD、QC、QB、QA波形图。2．画出置位法构成的模7计数器的电路图，写出单脉冲做计数脉冲时，QD、QC、QB、QA的状态转移表。画出连续计数脉冲下QD、QC、QB、QA波形图。3．画出模60计数器电路图5实验五GAL组合逻辑实验一、实验目的1．以GAL16V8为例，了解GAL的工作原理、特点、引脚和使用方法。2．初步掌握使用ABEL语言编程方法，使用ABEL语言编程实现较复杂的逻辑功能。二、实验所用器件和设备1．GALl6V81片2．GAL编程器1套3．示波器1台4．TDS－2数字电路实验系统1台三、实验内容1．设计一个4-1数据选择器并测试其功能；2．设计一个3-8译码器并测试其功能；3．设计一个8-3编码器并测试其功能。四、实验提示1）首先按功能要求设计逻辑函数，然后用ABEL-HDL语言描述；2）用ispExpert软件实现设计输入和编译综合，生成JEDEC类型的文件；3）用编程器将JEDEC文件写入GALl6V8器件，然后进行测试并记录。四、实验报告要求1．画出格雷码计数器的逻辑电路图。2．写出实现格雷码计数器的ABEL程序。3．根据自己的设计，简述使用可编程逻辑器件GAL实现数字逻辑功能有哪些特点。6实验六GAL时序逻辑实验一、实验目的1．以GAL16V8为例，了解GAL的工作原理、特点、引脚和使用方法。2．初步掌握使用ABEL语言编程方法，使用ABEL语言编程实现较复杂的逻辑功能。二、实验所用器件和设备1．GALl6V81片2．GAL编程器1套3．示波器1台4．TDS－2数字电路实验系统1台三、实验内容1．设计一个4位格雷码计数器。格雷码的编码规则规则，任何相邻的两个编码中只有1个二进制位状态不同，表2给出两组最常用的格雷码的编码值，本实验只要求实现一种格雷码方案，从上面两个方案中任选其一。表2格雷码十进制数格雷码(1)格雷码(2)0000000001000101002001101103001000104011010105111010116101000117100000018110010019010010002．设计一个4位可逆BCD计数器，使用方程式语句或状态图语句描述。四、实验提示1）首先按功能要求设计逻辑函数，然后用ABEL-HDL语言描述；2）用ispExpert软件实现设计输入和编译综合，生成JEDEC类型的文件；3）用编程器将JEDEC文件写入GALl6V8器件，然后进行测试（用单脉冲）并记录。五、实验报告要求1．画出格雷码计数器的逻辑电路图。2．写出实现格雷码计数器的ABEL程序。3．根据自己的设计，简述使用可编程逻辑器件GAL实现数字逻辑功能有哪些特点。7附录A常用实验器件引脚图1、四2输入正与非门74LS002、六反向器74LS043、四2输入正或非门74LS284、四2输入异或门74LS865、双J-K触发器（带清除端）74LS73AJ-K触发器真值表输入输出CLRCLKJKQQLXXXLHH↓LLQ00QH↓LHLHH↓HH翻转HHXXQ00Q6、双D正边沿触发器（带预置和清除端）74LS74D触发器真值表输入输出PRCLRCLKDQQLHXXHLHLXXLHLLXXHHHH↑HHLHH↑LLHHHLXQ00Q1CLR1D1CLK1PR1Q1QGNDVcc2CLR2D2CLK2PR2Q2Q1234567141312111098QQPRDCLKCLR1CLK1CLR1KVcc2CLK2CLR2J1J1Q1QGND2K2Q2Q1234567141312111098QQJCLKKCLR1Y1A1B2Y2A2BGNDVCC4Y4B4A3Y3B3A1234567141312111098BAYABY1A1Y2A2Y3A3YGNDVCC6A6Y5A5Y4A4Y1234567141312111098AYAY1A1B1Y2A2B2YGNDVCC4B4A4Y3B3A3Y1234567141312111098BAYABY1A1B1Y2A2B2YGNDVCC4B4A4Y3B3A3Y1234567141312111098BAYABY87、三态输出的四总线缓冲器74LS1258、双2:4线译码器/分配器74LS139真值表输入输出允许G选择BAY0Y1Y2Y3HXXHHHHLLLLHHHLLHHLHHLHLHHLHLHHHHHL9、GAL16V810、双4:1线数据选择器/多路开关74LS153真值表选通G选择输入BA数据输入D0D1D2D3输出YHXXXXXXLLLLLXXXLLLLHXXXHLLHXLXXLLLHXHXXHLHLXXLXLLHLXXHXHLHHXXXLLLHHXXXHH11、同步十进制计数器74LS162⑴Clock为计数时钟，上升沿计数。⑵Clear为同步清除，低电平有效。⑶Load为同步预置，低电平有效。⑷D、C、B、A为数据预置端，D为最高位。⑸QD、QC、QB、QA为计数输出，QD为最高位。⑹Carry为进位输出，高电平有效，其宽度与QA相等。⑺EnableT和EnableP为高时，允许计数，EnableT为低时，禁止Carry输出。I/CLKIII