实验二+0~9999的计数器电路的设计

EDA实验报告学院（部）：电气与信息工程学院专业：电子信息工程学生姓名：刘玉文班级：电子信息工程1101学号：11401700430指导教师姓名：谭会生实验二：0~9999的计数器电路的设计1.实验目的（1）进一步熟悉和掌握QuartusII软件的使用。（2）进一步熟悉和掌握GW48-CK或其他EDA实验开发系统的使用。（3）学习和掌握VHDL进程语句和元件例化语句的使用。2.实验内容设计并调试好一个技术范围为0~9999的4位十进制计数器电路CNT9999，并用GW48-CK或其他EDA实验开发系统(可选用的芯片为ispLSI1032E-PLCC84或EPM7128S-PL84或XCS05/XCS10-PLCC84芯片)进行硬件验证。3.实验条件（1）开发软件：QuartusII8.0。（2）实验设备：GW48-CKEDA实验开发系统。（3）拟用芯片：EPM7128S-PL84。4.实验设计（1）系统原理框图为了简化设计并便于显示，本计数器电路CNT9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图所示的原理框图构成顶层电路CNT9999。CNT9999电路原理框图（2）VHDL程序计数器CNT9999的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。1）CNT10的VHDL源程序：--CNT10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDENTITYCNT10;ARCHITECTUREARTOFCNT10ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)ISBEGINIFCLR='1'THENCQI=0000;ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI=1001THENCQI=0000;ELSECQI=CQI+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,CQI)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCQI1001THENCO='0';ELSECO='1';ENDIF;ENDIF;ENDPROCESS;CQ=CQI;ENDARCHITECTUREART;2）CNT9999的VHDL源程序：--CNT9999.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT9999ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDENTITYCNT9999;ARCHITECTUREARTOFCNT9999ISCOMPONENTCNT10ISPORT(CLK,CLR,ENA:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO:OUTSTD_LOGIC);ENDCOMPONENTCNT10;SIGNALS0,S1,S2,S3:STD_LOGIC;BEGINU0:CNT10PORTMAP(CLK,CLR,ENA,DOUT(3DOWNTO0),S0);U1:CNT10PORTMAP(S0,CLR,ENA,DOUT(7DOWNTO4),S1);U2:CNT10PORTMAP(S1,CLR,ENA,DOUT(11DOWNTO8),S2);U3:CNT10PORTMAP(S2,CLR,ENA,DOUT(15DOWNTO12),S3);ENDARCHITECTUREART;(3）仿真波形设置本设计包括两个层次，因此先进行底层的十进制计数器CNT10的仿真，再进行顶层CNT9999的仿真。如图是CNT10仿真输入设置及可能结果估计图。同理可进行CNT9999仿真输入设置及可能结果估计。CNT10的时序仿真结果CNT9999的时序仿真结果5.实验总结通过本次实验，对QuartusII软件的基本操作有了更深层次的认识，并能初步熟练和掌握他的运用。文件名与实体名要相对应，输入源程序时要仔细，时序仿真时，要先保存仿真文件，最后才能对其进行相应地仿真操作。计数动态扫描显示电路1.实验目的（1）学习QuartusII8.0软件的基本使用方法。（2）学习GW48-CKEDA实验开发系统的基本使用方法。（3）了解VHDL程序中数据对象、数据类型、顺序语句和并行语句的综合应用。2.实验内容设计并调试一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。3.实验内容（1）开发软件：QuartusII8.0。（2）实验设备：GW48-CKEDA实验开发系统。（3）拟用芯片：EPM7128S-PL84。4.实验设计(1）系统原理框图为了简化设计并便于显示，该计数动态扫描显示电路分为两个层次，底层电路包括四个十进制计数器模块CNT10、动态显示控制信号产生模块CTRLS、数据动态显示控制模块DISPLAY等六个模块，再由这六个模块按照图所示的原理图构成顶层电路DTCNT9999。(2）VHDL程序十进制计数器模块CNT10的VHDL程序见0~9999的计数器电路，其余两个模块的VHDL程序如下：1)CTRLS的VHDL源程序--CTRLS.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCTRLSISPORT(CLK:INSTD_LOGIC;SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDENTITYCTRLS;ARCHITECTUREARTOFCTRLSISSIGNALCNT:STD_LOGIC_VECTOR(2DOWNTO0);BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCNT=111THENCNT=000;ELSECNT=CNT+'1';ENDIF;ENDIF;ENDPROCESS;SEL=CNT;ENDARCHITECTURE;2)DISPLAY的VHDL源程序：--DISPLAY.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDISPLAYISPORT(SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);DATAIN:INSTD_LOGIC_VECTOR(15DOWNTO0);COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);--LEDW:OUTSTD_LOGIC_VECTOR(2DOWNTO0);SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITY;ARCHITECTUREARTOFDISPLAYISSIGNALDATA:STD_LOGIC_VECTOR(3DOWNTO0);BEGINP1:PROCESS(SEL)ISBEGINCASESELISWHEN000=COM=11111110;WHEN001=COM=11111101;WHEN010=COM=11111011;WHEN011=COM=11110111;WHEN100=COM=11101111;WHEN101=COM=11011111;WHEN110=COM=10111111;WHEN111=COM=01111111;WHENOTHERS=COM=11111111;ENDCASE;ENDPROCESSP1;--LEDW=SEL;P2:PROCESS(SEL,DATAIN)BEGINCASESELISWHEN000=DATA=DATAIN(3DOWNTO0);WHEN001=DATA=DATAIN(7DOWNTO4);WHEN010=DATA=DATAIN(11DOWNTO8);WHEN011=DATA=DATAIN(15DOWNTO12);WHENOTHERS=DATA=0000;ENDCASE;CASEDATAISWHEN0000=SEG=00111111;WHEN0001=SEG=00000110;WHEN0010=SEG=01011011;WHEN0011=SEG=01001111;WHEN0100=SEG=01100110;WHEN0101=SEG=01101101;WHEN0110=SEG=01111101;WHEN0111=SEG=00000111;WHEN1000=SEG=01111111;WHEN1001=SEG=01101111;WHENOTHERS=SEG=00000000;ENDCASE;ENDPROCESSP2;ENDARCHITECTURE;(3)仿真波形设置0~9999计数的时序仿真结果5.实验总结经过本次实验，对QuartusII有了更深入的了解，以及学会了更多操作。用原理图的方法输入顶层电路时，要先生成底层模块的电路图；时序仿真时，要注意输入信号的合适设置。