基于ARM7与FPGA的多路时序控制系统-FPGA模块设计-中期报告

西安工业大学北方信息工程学院毕业设计(论文)中期报告题目：基于ARM7与FPGA的多路时序控制系统-FPGA模块设计院（系）电子信息系专业通信工程班级B090310姓名马佳妮学号B09031040导师王鹏2013年03月25日一.设计（论文）进展状况1．主要研究内容及方案本课题主要研究多路时序控制系统，其中多路时序控制系统的核心是延时仪，它是多通道、多时间范围的同步控制设备，系统以外触发信号为基准进行延时，依次输出电平信号或开关信号进行控制，主要用于多台测试设备的启动控制。上位机用来设置系统参数，通讯控制模块在的控制下,将网口信号转换成串口信号,把从上位机收到的数据送入FPGA。FPGA被触发以后，完成同步时序控制。我主要负责FPGA的外围设计，以及FPGA与ARM7的接口设计与程序设计。基本要求如下：(1)熟悉整个控制系统的系统原理；(2)熟悉QuartusII5.1集成开发环境的使用；(3)利用Protel99完成系统FPGA模块的硬件设计；(4)利用硬件描述语言VerilogHDL语言完成FPGA模块的软件设计；(5)完成FPGA模块的调试及与整个多路时序控制系统的联调。2．设计进展情况根据前期的任务安排，在这段时间内主要学习了使用Protel99软件对FPGA的外围电路设计，对FPGA芯片EP1C12Q240C8的工作原理及硬件原理有了进一步的认识和掌握。到目前为止系统的整体结构设计已经完成，部分模块介绍如下。(1)FPGA部分在制作FPGA芯片系统整体原理图时，FPGA采用Altera公司的Cyclone系统的EP1C12Q240C8款芯片进行设计。由于FPGA芯片共有240个引脚，较多的引脚可能在原理图制作过程产生一定的不便，所以将FPGA芯片分成了四个部分，分为I/O引脚模块，部分特殊引脚模块，电源与接地引脚模块，时钟引脚模块。图1为FPGAI/O引脚模块。I/O，ASDO：串行数据输出，连接到配置器件的ASDI管脚。I/O，nCSO：片选信号输出，连接到配置器件的nCS管脚。PIN_1PIN_121PIN_2PIN_3PIN_4PIN_5PIN_6PIN_7PIN_8PIN_11PIN_12PIN_13PIN_14PIN_15PIN_16PIN_17PIN_18PIN_19PIN_20PIN_21PIN_23nCSASDIPIN_38PIN_39PIN_41PIN_42PIN_43PIN_44PIN_45PIN_46PIN_47PIN_48PIN_49PIN_50PIN_53PIN_54PIN_55PIN_56PIN_57PIN_58PIN_59PIN_60PIN_122PIN_123PIN_62PIN_61PIN_63PIN_64PIN_65PIN_67PIN_66PIN_68PIN_74PIN_73PIN_75PIN_76PIN_77PIN_78PIN_79PIN_82PIN_83PIN_84PIN_85PIN_86PIN_87PIN_88PIN_93PIN_94PIN_95PIN_98PIN_99PIN_100PIN_104PIN_101PIN_105PIN_106PIN_107PIN_108PIN_113PIN_114PIN_115PIN_116PIN_120PIN_119PIN_118PIN_117PIN_124PIN_125PIN_126PIN_127PIN_131PIN_128PIN_132PIN_133PIN_134PIN_135PIN_136PIN_180PIN_179PIN_178PIN_177PIN_176PIN_175PIN_174PIN_173PIN_170PIN_169PIN_168PIN_167PIN_166PIN_165PIN_164PIN_163PIN_162PIN_161PIN_160PIN_159PIN_158PIN_156PLL2_OUTpPLL2_OUTnPIN_141PIN_140PIN_139PIN_138PIN_137PIN_181PIN_182PIN_183PIN_184PIN_185PIN_186RXD1TXD1PIN_196PIN_197PIN_193PIN_194PIN_195PIN_200PIN_201PIN_202PIN_203PIN_206PIN_207PIN_208PIN_213PIN_214PIN_215PIN_216PIN_217PIN_218PIN_219PIN_222PIN_223PIN_224PIN_225PIN_226PIN_227PIN_228PIN_233PIN_234PIN_235PIN_236PIN_237PIN_238PIN_239PIN_240IO,LVDS23p(INIT_DONE)1IO,LVDS23n2IO,LVDS22p(CLKUSR)3IO,LVDS22n4IO,VREF0B15IO6IO,LVDS21p(DQ0L0)7IO,LVDS21n(DQ0L1)8IO,DPCLK1(DQS0L)11IO,LVDS20p(DQ0L2)12IO,LVDS20n(DQ0L3)13IO,LVDS19p14IO,LVDS19n15IO,LVDS18p16IO,LVDS18n17IO,LVDS17p18IO,LVDS17n19IO,LVDS16p20IO,LVDS16n(DM0L)21IO,VREF1B123IO(nCSO)24IO(ASDO)37IO,PLL1_OUTp38IO,PLL1_OUTn39IO,LVDS7n41IO,LVDS6p42IO,LVDS6n43IO,LVDS5p44IO,LVDS5n45IO,LVDS4p46IO,LVDS4n47IO,LVDS3p(DQ0L4)48IO,LVDS3n(DQ0L5)49IO,DPCLK050IO,LVDS2p(DQ0L6)53IO,LVDS2n(DQ0L7)54IO,VREF2B155IO56IO,LVDS1p57IO,LVDS1n58IO,LVDS0p59IO,LVDS0n60IO,LVDS50n181IO,LVDS50p182IO,LVDS48n(DQ0T0)185IO,LVDS48p(DQ0T1)186IO,LVDS47n(DQ0T2)187IO,LVDS47p(DQ0T3)188IO,DPCLK3(DQS0T)193IO,VREF0B2194IO195IO,LVDS41n200IO,LVDS41p201IO,LVDS40n202IO,LVDS40p203IO,LVDS39n(DM0T)206IO,LVDS39p207IO,VREF1B2208IO,LVDS34p213IO,LVDS33n214IO,LVDS33p215IO,LVDS32n216IO,LVDS32p217IO,LVDS31n218IO,LVDS31p219IO,LVDS30p222IO,LVDS29n223IO,LVDS29p224IO,LVDS28n225IO,LVDS28p226IO,VREF2B2227IO,DPCLK2228IO,LVDS27n(DQ0T4)233IO,LVDS27p(DQ0T5)234IO,LVDS26n(DQ0T6)235IO,LVDS26p(DQ0T7)236IO,LVDS24n(DEV_OE)239IO,LVDS24p(DEV_CLRn)240IO,LVDS46p197IO,LVDS25n237IO,LVDS49n183IO,LVDS49p184IO,LVDS46n196IO,LVDS25p238BANK1BANK2IO,LVDS102p61IO,LVDS102n62IO,LVDS100p65IO,LVDS100n66IO,LVDS99p(DQ1B7)67IO,LVDS99n(DQ1B6)68IO,DPCLK7(DQS1B)73IO,VREF2B474IO,LVDS98p75IO,LVDS98n(DQ1B5)76IO,LVDS97p(DQ1B4)77IO,LVDS97n78IO,LVDS96p79IO,LVDS95p82IO,LVDS95n83IO,LVDS94p84IO,LVDS94n85IO,LVDS93p86IO,LVDS93n87IO,LVDS92p88IO,VREF1B493IO,LVDS87p(DM1B)94IO,LVDS87n95IO,LVDS86p98IO,LVDS86n99IO,LVDS85p100IO,LVDS85n101IO106IO,VREF0B4107IO,DPCLK6108IO,LVDS79p(DQ1B3)113IO,LVDS79n(DQ1B2)114IO,LVDS78p(DQ1B1)115IO,LVDS78n(DQ1B0)116IO,LVDS76p119IO,LVDS76n120IO,LVDS77n118IO,LVDS80p104IO,LVDS101n64IO,LVDS80n105IO,LVDS101p63IO,LVDS77p117BANK4IO,LVDS75n121IO,LVDS75p122IO,LVDS74n123IO,LVDS74p124IO,LVDS73n(DQ1R7)125IO,LVDS73p126IO,VREF2B3127IO(DQ1R6)128IO,DPCLK5(DQS1R)131IO,LVDS72n(DQ1R5)132IO,LVDS72p(DQ1R4)133IO,LVDS71n134IO,LVDS71p135IO,LVDS70n136IO,LVDS70p137IO,LVDS69n138IO,LVDS69p139IO,LVDS68n140IO,LVDS68p141IO,PLL2_OUTn143IO,PLL2_OUTp144IO,VREF1B3156IO,LVDS59n(DM1R)158IO,LVDS59p159IO,LVDS58n160IO,LVDS58p161IO,LVDS57n162IO,LVDS57p163IO,LVDS56n164IO,LVDS56p165IO,LVDS55n166IO,LVDS55p167IO,LVDS54n168IO,LVDS54p(DQ1R3)169IO,DPCLK4170IO,LVDS53n(DQ1R2)173IO,LVDS53p(DQ1R1)174IO(DQ1R0)175IO,VREF0B3176IO,LVDS52n177IO,LVDS52p178IO,LVDS51n179IO,LVDS51p180BANK3U1AEP1C12Q240C8P0.8/TxD1/PWM433P0.9/RxD1/PWM6/EINT334LPC2114U3图1FPGAI/O引脚模块图2为FPGA特殊引脚模块。DATA0：串行数据输入，连接到配置器件的串行数据输出管脚。DCLK：串行时钟输出，为配置器件提供串行时钟。nCE：下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。nCONFIG：用户模式配置起始信号。nCEO：下载链期间始能输出，在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空。nSTATUS：配置状态信号。CONE_DONE：专用的配置状态脚。MSEL[1:0]：用于选择配置模式，00表示AS模式，10表示PS模式，01表示FASTAS模式。TCK：测试时钟信号。TDI：传输驱动程序接口。TDO：测试数据输出。TMS：传输测试器。DCLKnCONFIGnSTATUSDATATDITDOTCKTMSnCEnCEOCONF_DONEDATA0TDITDOTCKTMSMSEL0MSEL1nCEnCEODCLKCONE_DONEnCONFIGnSTATUSEP1C12Q240C8U1BEP1C12Q240C8图2FPGA特殊引脚模块图3为FPGA电源与接地引脚模块。VCCINT：内核电压，130nm为1.5V，90nm为1.2V。VCCIO：端口电压，一般为3.3V，还可以支持多种电压，5V、1.8V、1.5V。V