基于Libero的数字逻辑设计仿真及验证实验实验报告(实验5到8)

___计算机__学院______________专业_____班________组、学号______姓名______________协作者______________教师评定_________________实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。1实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个．．．．）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有．．模块及测试平台代码清单//74HC00代码-与非//74HC00测试平台代码//74HC02代码-或非//74HC02测试平台代码2//74HC04代码-非//74HC04测试平台代码//74HC08代码-与//74HC08测试平台代码//74HC32代码-或//74HC32测试平台代码//74HC86代码-异或//74HC86测试平台代码2、第一次仿真结果（任选一个．．．．门，请注明，．．．．．．插入截图，．．．．．下同．．）。（将波形窗口背景设为白色．．，调整窗口至合适大小，使波形能完整显示，对窗口截图．．。后面实验中的仿真使用相同方法处理）3、综合结果（截图．．）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）（截图．．）。回答输出信号是否有延迟，延迟时间约为多少？5、第三次仿真结果（布局布线后）（截图．．）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。32、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字0~9、字母a~f。6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任．选一个．．．）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单//74HC148代码//74HC148测试平台代码//74HC138代码//74HC138测试平台代码4//74HC153代码//74HC153测试平台代码//74HC85代码//74HC85测试平台代码//74HC283代码//74HC283测试平台代码//74HC4511代码//74HC4511测试平台代码2、第一次仿真结果（任选一个模块，请注明）3、综合结果4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。53、时序逻辑电路一、实验目的1、了解基于Verilog的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际时序逻辑电路芯片74HC74、74HC112、74HC194、74HC161进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、熟练掌握Libero软件的使用方法。2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。4、提交针对74HC74、74HC112、74HC161、74HC194（任选一个．．．．）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单//74HC74代码//74HC74测试平台代码//74HC112代码//74HC112测试平台代码//74HC161代码//74HC161测试平台代码//74HC194代码6//74HC194测试平台代码2、第一次仿真结果（任选一个模块，请注明）3、综合结果4、第二次仿真结果（综合后）5、第三次仿真结果（布局布线后）74、基本门电路、组合电路和时序电路的程序烧录及验证一、实验目的1、熟悉利用EDA工具进行设计及仿真的流程。2、熟悉实验箱的使用和程序下载（烧录）及测试的方法。二、实验环境及仪器1、Libero仿真软件。2、DIGILOGIC-2011数字逻辑及系统实验箱。3、ActelProasic3A3P030FPGA核心板及FlashPro4烧录器。三、实验内容1、新建一个工程文件，将前面已经设计好的74HC00、74HC02、74HC04、74HC08、74HC32、74HC86实例文件导入，在SmartDesign窗口分别添加这6个模块，完成相应连线。按实验指导书P175的附录B.3中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。2、新建一个工程文件，将前面已经设计好的74HC148、74HC138、74HC153、74HC85、74HC283实例文件导入，在SmartDesign窗口分别添加这5个模块，完成相应连线。按实验指导书P176的附录B.4中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。3、新建一个工程文件，将前面已经设计好的74HC4511实例文件导入，在SmartDesign窗口添加这1个模块，完成相应连线。按实验指导书P173的附录B.2中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。4、新建一个工程文件，将前面已经设计好的74HC74、74HC112、74HC194、74HC161实例文件导入，在SmartDesign窗口分别添加这4个模块，完成相应连线。按实验指导书P178的附录B.5中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。四、实验结果和数据处理表4-174HC00输入输出状态输入端输出端YABLED逻辑状态008输入端输出端YABLED逻辑状态011011表4-274HC02输入输出状态输入端输出端YABLED逻辑状态00011011表4-374HC04输入输出状态输入端输出端YALED逻辑状态01表4-474HC08输入输出状态输入端输出端YABLED逻辑状态00011011表4-574HC32输入输出状态输入端输出端YABLED逻辑状态00011011表4-674HC86输入输出状态输入端输出端YABLED逻辑状态9输入端输出端YABLED逻辑状态00011011表4-774LS148输入输出状态控制十进制数字信号输入二进制数码输出状态输出1EI0I1I2I3I4I5I6I7A2A1A0GSEO1XXXXXXXX0111111110XXXXXXX00XXXXXX010XXXXX0110XXXX01110XXX011110XX0111110X0111111001111111注：X为任意状态表4-874HC138输入输出状态使能输入数据输入译码输出1E2EE3A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1XXXXXX1XXXXXX0XXX001000001001001010001011001100001101001110001111注：X为任意状态10表4-974HC153输入输出状态选择输入数据输入输出使能输入输出S1S01I01I11I21I3E11YXXXXXX1000XXX0001XXX010X0XX010X1XX001XX0X001XX1X011XXX0011XXX10注：X为任意状态表4-1074HC85输入输出状态比较输入级联输入输出A3A2A1A0B3B2B0B1IABIA=BIABABA=BAB1XXX0XXXXXX0XXX1XXXXXX11XX10XXXXX00XX01XXXXX101X100XXXX000X001XXXX11011100XXX00100011XXX1101110100001000100001110111011000000000010111111111001注：X为任意状态表4-1174HC283输入输出状态进位输入4位加数输入4位被加数输入输出加法结果和进位CinA4A3A2A1B4B3B2B1CoutS4S3S2S100000011011111111100111001011进位输入4位加数输入4位被加数输入输出加法结果和进位CinA4A3A2A1B4B3B2B1CoutS4S3S2S1101000110101010111110000111010011001表4-1274HC4511输入输出状态使能输入数据输入译码输出LTBILEDCBAabcdefg0XXXXXX10XXXXX1100000110000111000101100011110010011001011100110110011111010001101001110101011010111101100110110111011101101111注：X为任意状态表4-1374HC74输入输出状态输入输出置位输入DS1复位输入DR1CPD1QQ101XX10XX11↑011↑112输入输出置位输入DS1复位输入DR1CPD1QQ100XX注：X为任意状态表4-1474HC112输入输出状态输入输出置位输入DS1复位输入DR11CP1J1K1QQ101XXX10XXX11↓1111↓0111↓1000XXX注：X为任意状态表4-1574HC194输入输出状态输入输出MR模式串行CP并行S1S0DSRDSLD0D1D2D3Q0n+1Q1n+1Q2n+1Q3n+10XXXXXXXXX111XX↑D0D1D2D3100XX↑XXXX1010X↑XXXX1011X↑XXXX110X0↑XXXX110X1↑XXXX注：X为任意状态表4-1674HC161输入输出状态输入输出MRCPCEPCETPED3D2D1D0Q3Q2Q1Q0TC