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第六章异步时序逻辑电路异步时序逻辑电路没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。异步时序逻辑电路脉冲异步时序逻辑电路电平异步时序逻辑电路两类电路均有Mealy型和Moore型两种结构模型。同步时序电路中:•时钟脉冲对电路的控制作用，不论输入信号是电平信号还是脉冲信号，对电路引起的状态响应都是相同的。异步时序逻辑电路1、脉冲信号是电平信号的一种特殊形式。2、电平信号是指信号的“0”值和“1”值的持续时间是随意的，它以电位的变化作为信号的变化。3、脉冲信号的“1”值仅仅维持一个固定的短暂时刻，它以脉冲信号的有、无标志信号的变化。•一、结构脉冲异步时序电路的一般结构如图6.1所示。图中,存储电路可由时钟控制触发器或非时钟控制触发器组成.脉冲异步时序逻辑电路•二、输入信号的形式与约束形式:输入信号为脉冲信号约束:1．输入脉冲的宽度必须保证触发器可靠翻转；2．输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后,后一个脉冲才能到来；3．不允许两个或两个以上输入端同时出现脉冲。(why?)脉冲异步时序逻辑电路理由：因为客观上两个或两个以上脉冲是不可能准确地“同时”的，在没有时钟脉冲同步的情况下，由不可预知的时间延迟造成的微小时差，可能导致电路产生错误的状态转移.•注意！由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无脉冲出现时，电路状态不会发生变化。因此，对n个输入端的电路，其一位输入只允许出现n+1种取值组合，其中有效输入种取值组合为n种。即只需考虑各自单独出现脉冲的n种情况，而不像同步时序逻辑电路中那样需要考虑2n种情况。例如，假定电路有x1、x2和x3共3个输入，并用取值1表示有脉冲出现，则一位输入允许的输入取值组合只有000、001、010、100共4种，其中有效输入取值组合只有后3种情况。脉冲异步时序逻辑电路•三、输出信号的形式脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号.若电路结构为Mealy型，则输出为脉冲信号（why？）若电路结构为Moore型，则输出是电平信号（why？）脉冲异步时序逻辑电路因为输出不仅是状态变量的函数，而且是输入的函数，所以，输出一定是脉冲信号。因为输出仅仅是状态变量的函数，所以，输出值被定义在两个间隔不定的输入脉冲之间，即由两个输入脉冲之间的状态决定。•一、分析方法与步骤1．分析方法脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大致相同。同样采用状态表、状态图、时间图等作为工具。但要注意两点脉冲异步时序逻辑电路的分析•注意两点：（1）当存储元件采用时钟控制触发器时，对触发器的时钟控制端应作为激励函数处理。分析时应特别注意触发器时钟端何时有脉冲作用，仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。（2）由于不允许两个或两个以上输入端同时出现脉冲，加之输入端无脉冲出现时，电路状态不会发生变化。因此，分析时可以排除这些情况，从而使分析过程和使用的图、表得以简化。脉冲异步时序逻辑电路的分析2．分析步骤(1)(2)(3)(4)用文字描述电路的逻辑功能（必要时画出时间图）。脉冲异步时序逻辑电路的分析•二、分析举例例1分析图6.2所示脉冲异步时序逻辑电路，指出该电路功能。脉冲异步时序逻辑电路的分析解该电路由两个J-K触发器和一个与门组成，有一个输入端x和一个输出端Z，输出是输入和状态的函数，属于Mealy型脉冲异步时序电路。（1）写出输出函数和激励函数表达式Z=xy2y1J2=K2=1C2=y1J1=K1=1C1=x（2）列出电路次态真值表根据激励函数表达式和JK触发其功能表可列出该电路的次态真值表如表6.1所示。脉冲异步时序逻辑电路的分析x为1表示输入端有脉冲出现；为了强调在触发器时钟端C1、C2何时有负跳变产生，在次态真值表中用“↓”表示。仅当时钟端有“↓”出现时，相应触发器状态才能发生变化，否则状态不变。•（3）作出状态表和状态图根据表6.1所示次态真值表和输出函数表达式，可作出该电路的状态表如表6.2所示，状态图如图6.3所示。脉冲异步时序逻辑电路的分析•（4）画出时间图并说明电路逻辑功能为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图分析出该电路的时间图如图6.4所示x由状态图和时间图可知，该电路是一个模4加1计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。•例2分析图6.5所示脉冲异步时序逻辑电路。脉冲异步时序逻辑电路的分析解：电路有三个输入端x1、x2和x3，一个输出端Z，输出Z是状态变量的函数，属于Moore型。(1)写出输出函数和激励函数表达式•(2)列出电路次态真值表脉冲异步时序逻辑电路的分析根据激励函数表达式R-S触发器的功能表，可列出电路的次态真值表如表6.3所示•(3)作出状态表和状态图根据表6.3和电路输出函数表达式，可作出该电路的状态表如表6.4所示，状态图如图6.6所示。脉冲异步时序逻辑电路的分析•(4)画出时间图并说明电路功能假定输入端x1、x2、x3出现脉冲的顺序依次为x1-x2-x1-x3-x1-x2-x3-x1-x3-x2，可作出时间图图6.7所示。脉冲异步时序逻辑电路的分析该电路是一个“x1—x2—x3”序列检测器。•一、方法与步骤1．方法与同步时序逻辑电路设计大至相同。主要应注意两个问题脉冲异步时序逻辑电路的设计•主要应注意两个问题：（1）由于不允许两个或两个以上输入端同时为1(用1表示有脉冲出现)，设计时可以作如下处理：※当有多个输入信号时，只需考虑多个输入信号中仅一个为1的情况——使问题的描述得以简化。※在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况作为无关条件处理——有利于函数的简化。脉冲异步时序逻辑电路的设计•主要应注意两个问题：（2）当采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。设计时通过触发器的时钟端和输入端综合处理，可使函数进一步简化。脉冲异步时序逻辑电路的设计例如，当要使D触发器维持0不变时，可令CP为d，D为0；也可令CP为0，D为d。显然，这将使激励函数的确定变得更加灵活，究竟选择哪种处理方法，应看怎样更有利于电路简化。一般选CP为0，输入任意，因为这样显得更清晰。脉冲异步时序逻辑电路的设计•2．步骤设计过程与同步时序电路相同，具体如下：脉冲异步时序逻辑电路的设计•二、举例例1用T触发器作为存储元件，设计一个异步模8加1计数器，该电路对输入端x出现的脉冲进行计数，当收到第八个脉冲时，输出端Z产生一个进位输出脉冲解由题意可知，该电路模型为Mealy型。由于该电路的状态数目和状态转换关系均非常清楚，故可直接作出二进制状态图和状态表。脉冲异步时序逻辑电路的设计Why?•（1）作出状态图和状态表设电路初始状态为“000”，状态变量用y2、y1、y0表示，根据题意可作出二进制状态图如图6.8所示，二进制状态表如表6.9所示。脉冲异步时序逻辑电路的设计y2y1y0•（2）确定激励函数和输出函数假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。脉冲异步时序逻辑电路的设计•根据表6.10，并考虑到x为0(无脉冲输入)时，电路状态不变，可令各触发器时钟端为0，输入端T随意。从而得到简化后的激励函数和输出函数表达式如下：•C2=xy1y0；T2=1•C1=xy0；T1=1•C0=x；T0=1•Z=xy2y1y0脉冲异步时序逻辑电路的设计•（3）画出逻辑电路图根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路图如图6.9所示。C2=xy1y0；T2=1C1=xy0；T1=1C0=x；T0=1Z=xy2y1y0脉冲异步时序逻辑电路的设计•例2用D触发器作为存储元件，设计一个“x1—x2—x2”序列检测器。该电路有两个输入x1和x2，一个输出Z。仅当x1输入一个脉冲后，x2连续输入两个脉冲时，输出端Z由0变为1，该1信号一直维持到输入端x1或x2再出现脉冲时才由1变为0。其输入、输出时间图如图6.10所示。脉冲异步时序逻辑电路的设计解由题意可知，该序列检测器为Moore型脉冲异步时序电路。Why?(1)作出原始状态图和原始状态表设初始状态为A，并假定用x1表示x1端有脉冲输入，x2表示x2端有脉冲输入。根据题意可作出原始状态图如图6.11所示，原始状态表如表6.11所示。脉冲异步时序逻辑电路的设计(2)状态化简用隐含表法检查表6.11所示状态表，可知该状态表中的状态均不等效，即已为最简状态表。亦可用观察法，具体如下：AB→AC→ADBC→CD╳←╳←╳╳←╳脉冲异步时序逻辑电路的设计•(3)状态编码由于最简状态表中有4个状态，故需用两位二进制代码表示。设状态变量用y2、y1表示，根据相邻编码法的原则，可采用表6.12所示编码方案。并由表6.11、表6.12得到二进制状态表如表6.13脉冲异步时序逻辑电路的设计•(4)确定输出函数和激励函数假定次态与现态相同时，令时钟端取值为0，D端取值随意；次态与现态不同时，令D端取值与次态相同，时钟端取值为1(有脉冲出现)。脉冲异步时序逻辑电路的设计令输入端无脉冲出现时，各触发器时钟端为0，输入端取任意值“d”，并将两个输入端同时为1(不允许)作为无关条件处理，可得到激励函数和输出函数卡诺图如图6.12所示。脉冲异步时序逻辑电路的设计用卡诺图化简后的激励函数和输出函数如下：(5)画出逻辑电路图脉冲异步时序逻辑电路的设计•脉冲异步时序电路和同步时序电路有两个共同的特点：●电路状态的转换是在脉冲作用下实现的。●电路对过去输入信号的记忆是由触发器实现的。事实上，而电路中的触发器，则不管是哪种类型，都是由逻辑门加反馈回路构成的。•将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路——电平异步时序逻辑电路。电平异步时序逻辑电路一、结构特点电平异步时序逻辑电路的记忆功能是由反馈回路中的延迟元件实现的。一般不用专门插入延迟元件，而是利用电路本身固有的分布延迟在反馈回路中的“集总x1,x2,…,xn为外部输入信号；Z1，Z2，…，Zm为外部输出信号；Y1，Y2，…，Yr为激励状态；y1,y2,…,yr为二次状态；Δt1,Δt2,…,Δtr为反馈回路中的时间延迟。图6.14电平异步时序逻辑电路的结构模型电平异步时序逻辑电路的概述1．结构框图一般结构模型如图6.14所示。2．组成电平异步时序逻辑电路可由逻辑门加反馈组成。例如，一个用“或非”门构成的R-S触发器，其结构如下图所示。3．逻辑方程电路可用以下逻辑方程组描述：Zi=fi(x1,┄,xn,y1,┄,yr)i=1,┄,mYj=gj(x1,┄,xn,y1,┄,yr)j=1,┄,ryj(t+△tj)=Yj(t)电平异步时序逻辑电路的概述•4.电平异步时序逻辑电路的特点（1）电路输出和状态的改变是由输入电位的变化直接引起的。（2）电路的二次状态和激励状态仅仅相差一个时间延迟。y是激励状态Y经过延迟Δt后的“重现”，因此，y被命名为二次状态。当输入信号不变时，激励状态与二次状态相同，即y=Y，此时电路处于稳定状态。电平异步时序逻辑电路的概述•（3）输入信号的一次变化可能引起二次状态的多次变化。电路处在稳定状态下输入信号发生变化后，若新的激励状态Y的值与二次状态y的值不同，则变化后的Y经过Δt的延迟后形成新的二次状态y反馈到组合电路输入端，这个新的二次状态y又会引起输出Z和激励状态Y的变化，这是一个循环过程，该过程将一直进行到激励状态Y等于二次状态y，使电路进入一个新的稳定状态为止。这一现象，是电平异步时序电路的一个重要特征。（4）电路在状态转换过程中存在稳定状态和非稳定状态。稳定状态:Y=y。若激励状态Y的值与二次状态y的值相同，则电路处于稳定状态；非稳定状态：Y≠y。若激励状态Y的值与二次状态y的值不同，则电路处于非稳定状态电平异步时序逻辑电路的概述•5.输入信号的约束（1）不允许两个或两个以上输入信号同时发生变化。•（2）输入信号