搜索
一、实验目的1、了解加法器的基本原理。掌握组合逻辑电路在QuartusⅡ中的图形输入方法及文本输入方法。2、学习和掌握半加器、全加器的工作和设计原理3、熟悉EDA工具QuartusII和Modelsim的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真。4、掌握半加器设计方法5、掌握全加器的工作原理和使用方法二、实验内容1、建立一个Project。2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器3、进行编译，修改错误。4、建立一个波形文件。（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真Simulation三、实验步骤1、启动QuartusⅡ2、建立新工程NEWPROJECT3、设定项目保存路径＼项目名称＼顶层实体名称4、建立新文件BlokDiagram/SchematicFile5、保存文件FILE/SAVE6、原理图设计输入元件符号放置通过EDIT_SYMBOL插入元件或点击图标元件复制元件移动元件转动元件删除管脚命名PIN_NAME元件之间连线（直接连接，引线连接）7、保存原理图8、编译：顶层文件设置，PROJECT_SetasTop_Level开始编译processing_StartCompilation编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（ClassicalTimingAnalysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行9、逻辑符号生成FILE\Creat/_update_createSymbolFileforCurrentFile10、仿真建立仿真wenjian添加需要的输入输出管脚设置仿真时间设置栅格的大小设置输入信号的波形保存文件，仿真功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：1TOOL/SIMULATORTOOL,在SIMULATORMODE下选择Functional,在SIMULATIONINPUT栏中指定波形激励文件，单击GencratorFunctionalSimulatorNetist,生成功能仿真网表文件。四、实验现象任务1:逻辑符号生成任务2：采用基本逻辑门电路设计，异或设计半加器任务3、全加器设计逻辑符号：原理图：结果：任务4、用半加器，设计全加器五、实验体会通过这次实验，初步熟悉了VHDL语言的原理图设计输入。