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1.一个项目的输入输出端口是定义在（A）1-5ACDCD6-10CCACAA.实体中；.B.结构体中；C.任何位置；D.进程中。2.MAXPLUS2中编译VHDL源程序时要求(C)A.文件名和实体可以不同名；B.文件名和实体名无关；C.文件名和实体名要相同；D.不确定。3.VHDL语言中变量定义的位置是(D)A.实体中中任何位置；B.实体中特定位置；C.结构体中任何位置；D.结构体中特定位置。4.可以不必声明而直接引用的数据类型是(C)A.STD_LOGIC；B.STD_LOGIC_VECTOR；C.BIT；D.ARRAY。5.MAXPLUS2不支持的输入方式是(D)A文本输入；.B.原理图输入；C.波形输入；D.矢量输入。6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。7.下面不属于顺序语句的是(C)A.IF语句；B.LOOP语句；C.PROCESS语句；D.CASE语句。8.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。9.进程中的信号赋值语句，其信号更新是(C)A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。10.嵌套使用IF语句，其综合结果可实现：(A)A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。一、单项选择题：（20分）1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为____A______。A.瘦IPB.固IPC.胖IPD.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，__D_______是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C___。A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4．进程中的信号赋值语句，其信号更新是__C_____。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述______D_____。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6．不完整的IF语句，其综合结果可实现__A______。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B________。①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥8．下列标识符中，_______B___是不合法的标识符。A.State0B.9moonC.Not_Ack_0D.signall9．关于VHDL中的数字，请找出以下数字中最大的一个：___A_______。A.2#1111_1110#B.8#276#C.10#170#D.16#E#E110．下列EDA软件中，哪一个不具有逻辑综合功能：________。A.Max+PlusIIB.ModelSimC.QuartusIID.Synplify第1页共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1.LPM2.RTL3.UART4.ISP5.IEEE6.ASIC7.LAB三、VHDL程序填空：（10分）LIBRARYIEEE;--8位分频器程序设计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE._____________________.ALL;ENTITYPULSEISPORT(CLK:INSTD_LOGIC;D:IN_________________(7DOWNTO0);FOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOF____________ISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)________________CNT8:STD_LOGIC_VECTOR(________DOWNTO0);BEGINIF___________________________THENIFCNT8=11111111THENCNT8____________;--当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL='1';--同时使溢出标志信号FULL输出为高电平ELSECNT8___________________;--否则继续作加1计数FULL='0';--且输出溢出标志信号FULL为低电平ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(____________)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2________________;--如果溢出标志信号FULL为高电平，D触发器输出取反IFCNT2='1'THENFOUT='1';ELSEFOUT='0';ENDIF;ENDIF;ENDPROCESSP_DIV;END;四、VHDL程序改错：（10分）01LIBRARYIEEE;02USEIEEE.STD_LOGIC_1164.ALL;03USEIEEE.STD_LOGIC_UNSIGNED.ALL;04ENTITYLED7CNTIS05PORT(CLR:INSTD_LOGIC;06CLK:INSTD_LOGIC;07LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));08ENDLED7CNT;09ARCHITECTUREoneOFLED7CNTIS10SIGNALTMP:STD_LOGIC_VECTOR(3DOWNTO0);11BEGIN12CNTROCESS(CLR,CLK)13BEGIN14IFCLR='1'THEN15TMP=0;16ELSEIFCLK'EVENTANDCLK='1'THEN17TMP=TMP+1;18ENDIF;19ENDPROCESS;20OUTLEDROCESS(TMP)21BEGIN22CASETMPIS23WHEN0000=LED7S=0111111;24WHEN0001=LED7S=0000110;25WHEN0010=LED7S=1011011;26WHEN0011=LED7S=1001111;27WHEN0100=LED7S=1100110;28WHEN0101=LED7S=1101101;29WHEN0110=LED7S=1111101;30WHEN0111=LED7S=0000111;31WHEN1000=LED7S=1111111;32WHEN1001=LED7S=1101111;33WHENOTHERS=LED7S=(OTHERS='0');34ENDCASE;35ENDPROCESS;36ENDone;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII10.2上编译时报出的第一条错误为：Errorine15:File***/led7cnt.vhd:Typeerror:typeinwaveformelementmustbe“std_logic_vector”第行，错误：改正：第行，错误：改正：第2页共5页五、VHDL程序设计：（16分）设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体(a)用if语句。(b)用case语句。(c)用whenelse语句。Libraryieee;Useieee.std_logic_1164.all;EntitymymuxisPort(sel:instd_logic_vector(1downto0);--选择信号输入Ain,Bin:instd_logic_vector(1downto0);--数据输入Cout:outstd_logic_vector(1downto0));Endmymux;一、单项选择题：（20分）1大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。A.CPLD是基于查找表结构的可编程逻辑器件；B.CPLD即是现场可编程逻辑器件的英文简称；C.早期的CPLD是从GAL的结构扩展而来；D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是正确的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件.B.综合是纯软件的转换过程，与器件硬件结构无关；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。4．基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③①B.⑤②C.④⑤D.①②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。6．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_______。A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。7．嵌套使用IF语句，其综合结果可实现________。A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。8．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___________