2016年EDA试题(A卷)

注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。（第1页）试题2015年~2016年第二学期课程名称：EDA技术及应用专业年级：电子信息工程13级考生学号：考生姓名：试卷类型：A卷█B卷□考试方式:开卷□闭卷█………………………………………………………………………………………………………一、填空题（每空1分，共20分）1.VHDL语言中实体定义常用的四种端口模式分别为、、以及。2.VHDL语言中，数据对象有三种，分别是、以及。3.进程和进程之间是执行的，进程中信号的赋值是（延时、立即）执行的，变量的赋值是（延时、立即）执行的。4.顺序语句只能出现在和中，子程序包含和。5.程序语句信号C被赋值为A与B的并置：。6.写出对应表示的十进制数值：（1）16#A#E3。7.写出以下语句的执行结果（1）11001010SRL3，（2）11001010SRA3。8.编写VHDL语言的文本文件的后缀格式是，文件名与实体名一致，编译后生成的下载文件后缀格式是。二、简答题（每小题5分，共30分）1、在VHDL语言中，BIT和BOOLEAN类型的区别是什么，对于逻辑操作应使用哪种类型，关系操作的结果应为哪种类型？（5分）2、简述VHDL语言中的子程序（5分）。3、简述并行信号赋值语句有哪几种形式及其共同特点（5分）。4、简述在VHDL语言中常见的库（5分）。5、元件例化的两种关联方式及其特点（5分）。6、一个完整的VHDL程序包含哪几部分，各部分的功能是什么？（5分）三、读程序（共20分）1、解释程序并画出程序实现的器件的RTL图（10分）。LIBRARYIEEE;（1）USEIEEE.STD_LOGIC_1164.ALL;（2）ENTITYHADIS注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。（第2页）PORT(A:INSTD_LOGIC;B:INSTD_LOGIC;（3）C:OUTSTD_LOGIC;D:OUTSTD_LOGIC);（4）ENDENTITYHAD;（5）ARCHITECTUREFH1OFHADIS（6）BEGINC=NOT(ANANDB);D=(AORB)AND(ANANDB);（7）ENDARCHITECTUREFH1;（8）RTL图：（9）（2分）2、写程序功能（5分）LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYJOXYISPORT(CLOCK：INSTD_LOGIC；KZD：INSTD_LOGIC；YZZ：INSTD_LOGIC；DATA：INSTD_LOGIC_VECTOR(0TO3)；XYJG：OUTBOOLEAN)；ENDJOXY；ARCHITECTUREARTOFJOXYISSIGNALS1：STD_LOGIC；BEGINPROCESSVARIABLEV1：STD_LOGIC；BEGINWAITUNTILCLOCK'EVENTANDCLOCK=‘1’;IFKZD=‘1’THENFIRST：S1=YZZ；ENDIF；V1:=‘0’；FORIINDATA'RANGELOOPV1:=V1XORDATA(I)；ENDLOOP；SECOND：XYJG=(V1=S1)；ENDPROCESS；ENDARCHITECTUREART；注：1、教师命题时题目之间不留空白；2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。（第3页）功能：3、判断下面程序中是否有错误，若有则指出错误所在,并改正（5分）程序1:VARIABLES1，S2：STD_LOGIC；PROCESS(S1，S2)SIGNALV1，V2：STD_LOGIC；BEGINV1=‘1’；V2=‘1’；S1:=‘1’；ENDPROCESS；四、编程题（每小题10分，共30分）1、用VHDL语言编程实现3-8译码器，其中，输入为X[0…2]，输出为Y[0…7]。（10分）2、根据下图利用元件例化产生由3个相同的与非门连接而成的电路。（10分）XU1U2Z1U3YMNABABABCCCK1K2ND2ND2ND23、给定3MHZ的CLK信号编写VHDL程序输出1KHZ的CLKOUT信号。（10分）（试题完毕！）