传输线理论试题

传输线理论试题答卷人：得分：折合：一．在PCBLayout设计中，匹配线长是工程师的基本功之一，尤其是数据总线，要让所有信号同时到达接收端。如下图，封装A是驱动端，通过三根微带走线传输到封装B，由于封装A内部的走线长度不一致，在PC板上需要进行相应的绕线处理，以保证信号的同步性。各部分的介电常数标注在图中，请回答以下一些问题：（12分，每空3分）已知条件：真空中信号的传播速率为：11.85(inch/ns),信号传输速率大致与成反比。1．信号在封装A中的传输延时是（单位：ps/inch）；2．信号在PC板上的传输延时是（单位：ps/inch）；3．如果以Wire3为参考基准线长，其在封装A中走线长为2000Mils，在PC板上走线为10Inches，三根走线在封装B中的线长相同，wire1在封装A中的走线长1500Mils，wire2在封装A中的走线长1000Mils，则在PC板上，Layout工程师需要相应调整Wire1的走线长度为inches；Wire2的长度为inches。二．目前需要设计一块电路板,其中内层上要走两种特性阻抗的传输线,一种为特性阻抗值为60欧姆的传输线,另一种为特性阻抗值为30欧姆的传输线。已知PCB板的内层走线最小宽度为4mil，假设介质介电常数为4.3，铜线厚度为1.32mil，信号层到两边参考平面的高度H相同。（每小题6分）a).介质层需要多厚才能保证最小宽度传输线的特性阻抗值为60欧姆。(给出计算过程)b).在叠层不变的情况下，设计特性阻抗值为30欧姆的传输线宽度。(给出计算过程)三．传输线的阻抗需要特殊的TDR测试设备，下图的例子是一根传输线（包含容性器件）在TDR中观察到的各段阻抗值。假设传输线延时为175ps/inch。（每小题10分）请仿照上面的例子，在已知传输线电路结构和TDR测试波形的情况下分别画出对应的示意图，注意：TDR的时间是2Tpd，因而在计算长度的时候要除以2，见例。1．已知传输线的电路结构，画出大致的TDR测试波形：需要注明各段传输线的延时和阻抗值，无源器件的值无需考虑。在下面的空白区域做出TDR测量结果示意图：2．已知TDR测试波形，画出传输线的电路结构：需要注明各段传输线的阻抗和长度，在下面的空白区域画图：四．在一个DDR内存设计中，工程师要完成对下面数据传输线电路的分析。当t=0时刻，驱动端处于开始上升时刻，试回答下面的问题。（20分）1)起始时刻传输线A点的分压为多大?_______v（1分）2)传输线终端反射系数为多大?_______（1分）3)传输线源端反射系数为多大?___________（1分）4)完成下面图中“___”号处的空缺（6分）要求:外面两列空格中填入每次信号的反射给两端的幅值叠加量和叠加后总幅值之比。比如:驱动端原来信号幅值为1.0,入射波为0.5,反射回去的为0.3，则反射给信号的幅值叠加量为0.8，那么反射给两端的幅值叠加量和叠加后总幅值之比即为：0.8/1.8。中间斜线上的空格填入此时在传输线上传输信号幅值。5)画出传输线源端和终端的电压/时间图.(纵坐标为电压,横坐标为时间,单位以Td计算)：(6分)6)这种现象属于欠阻尼还是过阻尼?__________________（1分）7)这种现象可以用终端匹配来解决吗?如果可以,如何匹配?如果不行,解释原因。（4分）五．下面是对一根SDR内存电路中数据传输线的分析，注意：该电路驱动端处于信号下降阶段，如图：（22分）1)起始时刻传输线上的分压为多大?_________v（1分）2)传输线终端反射系数为多大?_________（1分）3)传输线前端反射系数为多大?_________（1分）4)完成下面图中的空缺（6分）要求（和上题基本一致）:外面两列空格中填入每次信号的反射给两端的幅值叠加量和叠加后总幅值之比。比如:驱动端原来信号幅值为1.0,入射波为0.5,反射回去的为0.3，则反射给信号的幅值叠加量为0.8，那么反射给两端的幅值叠加量和叠加后总幅值之比即为：0.8/1.8。中间斜线上的空格填入此时在传输线上传输信号幅值。5)画出传输线源端和终端的电压/时间图。(纵坐标为电压,横坐标为时间,单位为Td)（6分）6)这种现象属于欠阻尼还是过阻尼?___________________________（1分）7)如果对终端用戴维宁匹配,是否可行?可行,确定各个参数值（假设我们要求的静态偏值电平为VCC的75%）；如果不可行,请解释原因。（3分）8）如果用肖特基尔二极管端接有什么最主要的缺点？（选择一个你认为最大的缺点回答）。（3分）五.对于如下图所示的电路拓补结构，请大家发表自己的看法。（14分）如何设置分支传输线的阻抗值才能达到传输线的最佳连续性，从而减少节点的反射？并结合我们设计中的实例分析各种可行性(希望大家摒弃所有的观念,运用自己的理解,发表自己的看法)。