上拉电阻的实例分析

上下拉电阻作用的引申—OC,OD门由上下拉电阻的作用引出本文的内容，OC和OD门OC（opencollector）是集电极开路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。集电极开路输出的结构如图1所示，右边的那个三极管集电极什么都不接，所以叫做集电极开路（左边的三极管起反相作用，使输入为0时，输出也为0）。对于图1，当左端的输入为“0”时，前面的三极管截止，所以5V电源通过1K电阻加到右边的三极管上，右边的三极管导通（即相当于一个开关闭合）；当左端的输入为“1”时，前面的三极管导通，而后面的三极管截止（相当于开关断开）。我们将图1简化成图2的样子。图2中的开关受软件控制，“1”时断开，“0”时闭合。很明显可以看出，当开关闭合时，输出直接接地，所以输出电平为0。而当开关断开时，则输出端悬空了，即高阻态。这时电平状态未知，如果后面一个电阻负载（即使很轻的负载）到地，那么输出端的电平就被这个负载拉到低电平了，所以这个电路是不能输出高电平的。再看图三。图三中那个1K的电阻即是上拉电阻。如果开关闭合，则有电流从1K电阻及开关上流过，但由于开关闭和时电阻为0（方便我们的讨论，实际情况中开关电阻不为0，另外对于三极管还存在饱和压降），所以在开关上的电压为0，即输出电平为0。如果开关断开，则由于开关电阻为无穷大（同上，不考虑实际中的漏电流），所以流过的电流为0，因此在1K电阻上的压降也为0，所以输出端的电压就是5V了，这样就能输出高电平了。但是这个输出的内阻是比较大的（即1KΩ），如果接一个电阻为R的负载，通过分压计算，就可以算得最后的输出电压为5*R/(R+1000)伏，即5/(1+1000/R)伏。所以，如果要达到一定的电压的话，R就不能太小。如果R真的太小，而导致输出电压不够的话，那我们只有通过减小那个1K的上拉电阻来增加驱动能力。但是，上拉电阻又不能取得太小，因为当开关闭合时，将产生电流，由于开关能流过的电流是有限的，因此限制了上拉电阻的取值，另外还需要考虑到，当输出低电平时，负载可能还会给提供一部分电流从开关流过，因此要综合这些电流考虑来选择合适的上拉电阻。OD（opendrain）是漏极开路。对于漏极开路（OD）输出，跟集电极开路输出是十分类似的。将上面的三极管换成场效应管即可。这样集电极就变成了漏极，OC就变成了OD，原理分析是一样的。开漏形式的电路有以下几个特点：a.利用外部电路的驱动能力，减少IC内部的驱动。或驱动比芯片电源电压高的负载.b.可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是I2C，SMBus等总线判断总线占用状态的原理。如果作为图腾输出必须接上拉电阻。接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的外接电阻，速度慢。如果要求速度高电阻选择要小，功耗会大。所以负载电阻的选择要兼顾功耗和速度。c.可以利用改变上拉电源的电压，改变传输电平。例如加上上拉电阻就可以提供TTL/CMOS电平输出等。d.开漏Pin不连接外部的上拉电阻，则只能输出低电平。一般来说，开漏是用来连接不同电平的器件，匹配电平用的。正常的CMOS输出级是上、下两个管子，把上面的管子去掉就是OPEN-DRAIN了。这种输出的主要目的有两个：电平转换和线与。由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样你就可以进行任意电平的转换了。线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平，因为OPEN-DRAIN上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。（而正常的CMOS输出级，如果出现一个输出为高另外一个为低时，等于电源短路。）OPEN-DRAIN提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。上拉电阻的实例分析手机原理设计中，上拉电阻常用在中断，GPIO控制，I2C等信号上，本文希望能通过实例分析加深对上拉电阻的理解。如果有错误，请各位提出来。中断，GPIO,I2C等一般都是OC或者OD门，芯片内部无上拉电阻时，则外部必须加上拉电阻才能输出高电平。一般I/O端的驱动能力在2～4mA量级，OC或者OD门的导通电压为0.4V左右，手机中加在上拉电阻上的电压一般都是2.8V，上拉电阻的最小值不能低于800R（2.8-0.4V/3mA=0.8K），5V电压时，则不能低于1.5K(5-0.4V/3mA=1.5K)。中断和GPIO信号本身，只需要产生一个高电平即可，不需要驱动设备，上拉电阻可以取大点，减小功耗，但须注意上拉电阻不能太大，否则会和PCB走线，器件等负载电容影响信号上升时间。经验值一般在4.7~100K之间。以上是个人观点I2C上拉电阻阻值计算:I2C的接口一般都是OD机制，同样需要加上拉电阻才能输出高电平。上拉电阻的最小值须符合上文。下面计算下上拉电阻的最大值。I2C总线图I2C总线的传输速率分为标准模式（100Kbit/s）和快速模式（400Kbit/s），负载的最大容限分别是400pF和200pF，根据I2C总线协议，上拉电阻的最大值被总线电容所限制。下面两个图可以看出上拉电阻的取值(Rs是I2C设备串联在I2C总线上的电阻，可以防止SDA和SCL的高电压毛刺波，例如电视的显像管击穿产生的高压毛刺)由上图可以看出，上拉电阻的最小值由上拉电源决定，最大值由总线电容决定。最大值网上有个计算公式，Rmax=T/0.874*C，C=200pF时，T=1us；C=400pF时，T=0.3us。但是根据这个公式计算出来的值都不怎么对，另外常数0.874怎么来的？请懂得人指教下。手机等低功耗设备一般选择4.7K。