《时序逻辑电路》练习题及答案

《时序逻辑电路》练习题及答案[6.1]分析图P6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。图P6-1[解]驱动方程：311QKJ，状态方程：nnnnnnnQQQQQQQ13131311；122QKJ，nnnnnnnQQQQQQQ12212112；33213QKQQJ，，nnnnQQQQ12313；输出方程：3QY由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。电路可以自启动。表6-1nnnQQQ123YQQQnnn111213nnnQQQ123YQQQnnn11121300000101001100100100011010001001011101110001011101010011图A6-1电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。[6.2]试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A为输入逻辑变量。图P6-2[解]驱动方程：21QAD，212QQAD状态方程：nnQAQ211，)(122112nnnnnQQAQQAQ输出方程：21QQAY表6-2由状态方程可得状态转换表，如表6-2所示；由状态转换表可得状态转换图，如图A6-2所示。电路的逻辑功能是：判断A是否连续输入四个和四个以上“1”信号，是则Y=1，否则Y=0。图A6-2[6.3]试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。图P6-3[解]321QQJ，11K；12QJ，312QQK；23213QKQQJ，11nQ32QQ·1Q；2112QQQn+231QQQ；3232113QQQQQQnY=32QQ电路的状态转换图如图A6-3所示，电路能够自启动。图A6-3[6.4]分析图P6-4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A为输入变量。nnQAQ12YQQnn1112000001010011100111110101010100110001111100010000图P6-4[解]111KJ，代入到特性方程nnnQKQJQ111111，得：nnQQ111；122QAKJ，代入到特性方程nnnQKQJQ222212，得：nnnQQAQ2112；12122121QAQQQAQAQQQAY由状态方程可得其状态转换表，如表6-4所示，状态转换图如图A6-4所示。表6-4图A6-4其功能为：当A=0时，电路作2位二进制加计数；当A=1时，电路作2位二进制减计数。[6.5]分析图P6-5时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。图P6-5[解]驱动方程：100KJ，013201QKQQQJ，,102302QQKQQJnn，，032103KQQQQJ，nnQAQ12YQQnn1112000001010011100111110101011100110000110101010000代入特性方程得状态方程：nnnnQQKQJQ0000010nnnnnnnnnnnQQQQQQQQQKQJQ01013012111111nnnnnnnnnnQQQQQQQQKQJQ0212023222212nnnnnnnnnQQQQQQQKQJQ030123333313输出方程：0123QQQQY状态转换表如表6-5所示。表6-5状态转换图如图A6-5所示。图A6-5由以上分析知，图P6-5所示电路为同步十进制减法计数器，能够自启动。[6.6]试画出用2片74LS194组成8位双向移位寄存器的逻辑图。[解]如图A6-6所示。nnnnQQQQ0123YQQQQn0nnn1111213nnnnQQQQ0123YQQQQn0nnn1111213000010011000011101100101010000111001110000011100110001010010000011000100001000011010101111001101111011110001000000010101010000110110000101011100图A6-6[6.7]在图P6-7电路中,若两个移位寄存器中的原始数据分别为A3A2A1A0=1001，B3B2B1B0=0011，试问经过4个CP信号作用以后两个寄存器中的数据如何？这个电路完成什么功能?图P6-7[解]两组移位寄存器，每来一个CP，各位数据均向右移一位。全加器的和返送到A寄存器的左端输入。全加器的进位输出CO经一个CP的延迟反送到全加器的进位输入端CI。在CP作用下，各点数据如表P6-7所示。4个CP信号作用后，A3A2A1A0=1100，B3B2B1B0=0000，电路为四位串行加法器。4个CP信号作用后，B寄存器清零，A寄存器数据为串行相加结果，而向高位的进位由CO给出。表P6-7[6.8]分析图P6-8的计数器电路，说明这是多少进制的计数器。十进制计数器74160的功能表见表6-3-4。图P6-8[解]图P6-8电路为七进制计数器。计数顺序是3－9循环。CPA3A2A1A0B3B2B1B0CISC0010010011001101000001101200100000110310010000010411000000000[6.9]分析图P6-9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。十六进制计数器74LS161的功能表如表6-3-4所示。图P6-9[解]这是一个十进制计数器。计数顺序是0－9循环。[6.10]试用4位同步二进制计数器74LS161接成十三进制计数器，标出输入、输出端。可以附加必要的门电路。74LS161的功能表见表P6-10。表P6-1074LS161、74LS160功能表输入输出说明DREPETLDCPD3D2D1D0Q3Q2Q1Q0高位在左0××××××××0000强迫清除1××0↑DCBADCBA置数在CP↑完成10×1×××××保持不影响OC输出1×01×××××保持ET=0，OC=01111↑××××计数注：(1)只有当CP=1时，EP、ET才允许改变状态(2)Oc为进位输出，平时为0，当Q3Q2Q1Q0=1111时，Oc=1（74LS160是当Q3Q2Q1Q0=1001时，Oc=1）[解]可用多种方法实现十三进制计数器，根据功能表，现给出两种典型用法，它们均为十三进制加法计数器。如图A6-10(a)、(b)所示。图A6-10[6.11]试分析图P6-11的计数器在M=1和M=0时各为几进制。74LS160的功能表同上题。图P6-11[解]M=1时为六进制计数器，M=0时为八进制计数器。[6.12]图P6-12电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制计数器。74LS161的功能表见题6-10。图P6-12[解]A=1时为十二进制计数器，A=0时为十进制计数器。[6,13]设计一个可控制进制的计数器，当输入控制变量M=0时工作在五进制，M=1时工作在十五进制。请标出计数输入端和进位输出端。[解]见图A6-13。图A6-13[6.14]分析图P6-14给出的计数器电路，画出电路的状态转换图，说明这是几进制计数器，74LS290的功能表如表P6-14所示。图P6-14表P6-1474LS290功能表[解]图P6-14所示为七进制计数器。状态转换图如图A6-14所示。A6-14[6.15]试分析图P6-15计数器电路的分频比(即Y与CP的频率之比)。74LS161的功能表见题6-10。图P6-15[解]利用与上题同样的分析方法，可得74LS161(1)和74LS161(2)的状态转换图如图A6-15(a)、(b)所示。可见，74LS161(1)为七进制计数器，且每当电路状态由1001~1111时，给74LS161(2)一个计数脉冲。74LS161(2)为九进制计数器，计数状态由0111~1111循环。整个电路为63进制计数器，分频比为1:63。图A6-15[6.16]图P6-16电路是由两片同步十进制计数器74160组成的计数器，试分析这是多输入输出R01R02S91S92Q3Q2Q1Q0110×000011×00000××111001××0000×××0×00×0×计数计数计数计数注：将Q0与CP1连接,从CP0送CP为8421码；将Q3与CP0连接,从CP1送CP为5421码少进制的计数器，两片之间是几进制。74160的功能表见题6-10。图P6-16[解]第（1）片74160接成十进制计数器，第（2）片74160接成了三进制计数器。第（1）片到第（2）片之间为十进制，两片中串联组成71~90的二十进制计数器。[6.17]分析图P6-17给出的电路，说明这是多少进制的计数器，两片之间多少进制。74LS161的功能表见题6-10。图P6-17[解]在出现0LD信号以前，两片74LS161均按十六进制计数。即第（1）片到第（2）片之间为十六进制。当第（1）片计为2，第（2）片计为5时产生0LD信号，总的进制为5×16＋2＋1＝83。故为八十三进制计数器。计数范围0000000~1010010（83进）。[6.18]用同步十进制计数芯片74160设计一个三百六十五进制的计数器。要求各位间为十进制关系，允许附加必要的门电路。74160的功能表见题6-10表P6-10（即与74LS161相同，仅进制不同，当Q3Q2Q1Q0=1001时，OC=1，其他情况OC=0）。[解]可用多种方法实现，这里给出其中之一，如图A6-18所示。图A6-18当计数到364(即0011，0110，0100)时，0LD，再来CP脉冲时计数器全部置入“0”。[6.19]试用两片异步二~五~十进制计数器74LS90组成二十四进制计数器，74LS90的功能表与表P6-14相同。[解]如图A6-19所示。图A6-19[6.20]图P6-20所示电路是用二-十进制优先编码器74LS147和同步十进制计数器74160组成的可控分频器，试说明当输入控制信号A、B、C、D、E、F、G、H、I分别为低电平时，由Y端输出的脉冲频率各为多少。已知CP端输入脉冲的频率为10kHz。优先编码器74LS147的功能表见表P6-20。74160的功能表与题6-10中表P6-10相同。图P6-20表P6-2074LS147的功能表[解]74160为同步置数,根据图P6-20，当74160的进位OC=1且再来CP时，Q3n+1Q2n+1Q1n+1Q0n+1=Y3Y2Y1Y0如A=0时，Y3Y2Y1Y0=0001，当OC=1，再来CP时，Q3n+1Q2n+1Q1n+1Q0n+1=0001（状态转换图如图A6-20所示），因此Y的频率yf是时钟CP频率cpf的1/9，用此方法分析可得表6-20。图A6-20表6-20[6.21]试用同步十进制可逆计数器74LS190和二一十进制优先编码器74LS147设计一个工作在减法计数状态的可控分频器。要求在控制信号A、B、C、D、E、F、G、H分别为1时分频比对应为1/2、1/3、1/4、1/5、1/6、1/7、1/8、1/9。74LS190的逻辑图见教材中图6-3-25，它的功能表如6-3-5。可以附加必要的门电路。[解]可用CP0作为LD信号。因为在CP上升沿使00000123QQQQ以后，在这个CP的低电平期间，CP0将给出一个负脉冲。但由于74LS190的LD信号是异步置数信号，所以0000状态在计数过程中是作为暂态出现的。如果为提高置数的可靠性，并产生足够宽度的进位输出脉冲，可以增设由G1、G2组成的触发器，由Q端给出与CP脉冲的低电平等宽的LD=0信号，并可由