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第六章机械属性这章提供线缆，连接器和互联到USB设备上的线束的机械和电气规格。规格包括尺寸，材料，电气，和可靠性要求。这章文件最低要求为外部USB互连。替代材料只要满足这些最小的就能一直使用。6.1构造概述该USB物理拓扑由连接下游枢纽港口到另一个枢纽的上游或到另一个设备组成。USB可以以三种速度操作。高速（480MB/s）和全速（12MB/s）要求与两功率导体和扭曲对信号导体屏蔽电缆的使用。低速（1.5MB/s）建议，但确实不需要电缆与扭曲对信号导体使用。连接器是设计为被热堵塞。插头上的USB图标提供触觉反应让它容易获得正确的方向。6.2键控连接器协议为了减少终端用户终止问题，USB用一个“键控连接器”协议。系列“A”和“B”连接器的物理区别确保适当地结束用户的连接。“A”连接器的原理意味着连接USB设备直接到一个主机或到枢纽的下游。所有USB设备必须有在这章指明的系列“A”连接器的标准。“B”“B”连接器允许装置供应商来提供一个标准可拆卸电缆。这有利于终端用户电缆更换。图6-1说明了键控连接器协议。7.1.1.2一个低速USB设备在插口端必须要有一个带有串行A口连接器的可控制电缆，其速率为1.5Mb/s。当电缆与设备相连时，在D+/D-线上必须要有一个200～450PF的单终端电容器。低速电缆的传播时延必须小于18ns，从而保证信号响在其上升沿或下降沿的第一个中点处产生，以允许电缆与一块电容器相连。图7-7列出了低速驱器的信号波形。7.1.4.1一个差分输入接收器用来接收USB数据信号，当两个差分数据输入处在共同的0.8～2.5V的差分模式范围时，如图7-19所示，接收器必须具有至少200mv的输入灵敏度。除了差分接收器外，还必须有为两个数据线中任一个所用的单终端接收器，这个接收器必须有一个开关阀介于0.8V(VLL)到2.0V(VLL)之间，此时该接收器的合并磁滞现象可以减小它们对噪声的灵敏度。在差分信号传送期间，D+和D-线上的电压可以小于Vih。对于全速传送而言，这个阶段可以延续到14ns；对于低速传送，可延续到210ns。接收器的逻辑设备用于保证这种情况不会被当作SE0态来处理。7.1.4.2一个高速接收器当以低速或全速接收时必须包括7.1.4.1里描述的的特性。如图7-1所示,一个高速收发器在高速操作能力“听”的方式传入的串行数据流高速差分数据接收器和传输信封探测器。另外,下游面临高速收发器能力监测的差分电压的振幅在断开包络检波器的线上。当接收在高速模式下,差分接收器必须能够可靠地接收信号来遵守接收机眼模式模板如7.1.2节所示。此外,这是一个强烈推荐的参考指南,高速接收器应该能够可靠地接收这种信号的存在的共模电压组件(VHSCM)超过-50mV500mV的范围(名义上普通高速信号模式的组成部分是200mV)。低频率啁啾J和K信号发生在重置信号交换,应可靠地接收到以共模电压范围-50mV到600mV。接收的数据是合格的传输包络检波器的输出。接收器当信号低于高速压制水平(VHSSQ)在表7-3中定义必须禁用数据复苏。(探测器必须指示压制当差异电压的包膜≤100mV,当差分电压的振幅包膜≥150mV必须不指示压制。)压制检测必须以差分包膜检波器完成,例如如图7-1所示。包膜探测器用来探测抑制状态必须包含一个过滤机制以防止在差分数据交叉压制的指示。高速数据包的同步模式的定义,结合高速枢纽中继器的要求,保证接收机将看到至少12位(KJKJKJKJKJKK)紧随其后的是数据同步是数据包一部分。这意味着压制响应时间的组合,DLL锁定时间,和结束SYNC检测必须发生在12倍以内。这是需要保证的第一个数据包的有效载荷将被正确接收。在面临下游端口的情况下，一个高速能力的收发器必须包括一个差分包膜探测器表明当信号数据超过高速断开水平(VHSDSC)如定义表7-3定义的。(当断开阈值已经超过差分信号衰减≤525mV,探测器必须不能表明，当断开阈值已经超过差分信号衰减≥625mV，探测器必须表明。)7.1.16最大单程允许的信号延时传播是30ns.分配到线缆延时是26ns。从主机或中心控制器下游面对收发器到它的外部下游面对连接器能允许的最大延时是3ns，从上游面对连接器到上游面对收发器能允许的最大延时是1ns。对于一个标准的USB可分电缆，其延时由从串行A口连接器端到串行B口连结端计算而得，并且其值小于26ns；而对于其它电缆，其时延由从串行A口连结器端到该电缆所连设备端计算而得。线缆延时必须小于5.2ns/米。最大的全速电缆单向数据延时测量如图7-39所示。单向低速电缆延迟必须小于18ns。测量如图7-40所示。7.1.17电缆衰减USB电缆不得超过损失数据表7所示。表中频率之间，电缆损失应不超过相应的图所示。7.1.7.3连接和断开信号当没有功能附加到下游面临主机或枢纽在低-/全-速,下拉电阻存在将导致当端口不是被枢纽驱动时，D+和D-把主机或枢纽收发器的单端低阈值拉下。这就造成了下游面对端口上的SE0状态。如果主机或枢纽没有驱动数据行和一个SE0残留在下游面临端口超过TDDIS(参见图7-26)时需要表明一个断开的情况。TDDIS和TDCNN规格定义在表7-13。当检测中心检测到一个数据行被拉高于他的VIH极限比TDCNN还高时一个连接的情况要被探测出来(见图7-27和图7-28)。中心必须在操控SEO前确定附加设备的速度，通过采样总线前的状态来指示设备重置条件。一旦附加设备的速度确定了，表7-2中所有信号水平设置为这个总线段(和这独自段)的速度。速度探测结构在11.8.2节中描述。7.1.2数据信号起伏,眼动模式以下部分指明了全速和低速信号的指定数据信号的上升和下降时间，和高速信号的上升时间和眼动模式。7.1.2.1低速和全速数据信号上升和低落对于低速和全速,输出上升时间和下降时间的测量在信号的10%和90%间(图7-8)。上升和下降时间要求适用于微分转换以及转换之间的差分和单端信号。上升和下降时间全速缓冲区测量负载如图7所示。升降时间必须在4ns和20ns之间,和匹配在±10%内使RFI排放和信号扭曲最小化。转换必须单调性。上升和下降时间的测量低速缓冲负载如图7所示。电容负载如图7-10所示代表规格所允许的最坏的负载。一个下游面临收发器允许150pF的输入/输出电容(CIND)。一个低速设备(包括电缆)可能小如电容200pF和高达450pF。这给200pF到600pF范围作为电容性负载，下游可能会遇到面临低速缓冲。上游在低速设备上面临缓冲区必须设计驱动连接电缆的电容加上一个额外的150pF。如果一个低速缓冲设计专为一个应用设备负载电容落在不同的范围内,测试负载可以调整以匹配实际的应用程序。低速缓冲主机和中心连接到USB插座必须为200pF-600pF的范围。上升和下降时间必须是75ns和300ns之间来平衡,电容测试负载。在所有情况下,边缘必须匹配在±20%内来使RFI排放和信号扭曲最小化。转换必须单调性。为了全速和低速发信号,交变电压(VCRS)必须在1.3V和2.0V之间。对于低速和全速,本规范不需要比上面描述的程度匹配信号摆动任何更大的匹配。然而,当发信号,平均电压D+和D-线应该是不变的是首选的。这意味着D+和D-信号的幅度摆动应该是相同的,低和高正向转移应该同时开始，以同样的速度改变;,当切换到J或k时交变电压应该是相同的。信号匹配差异会导致共模噪声辐射和影响设备和由政府授权机构系统能力通过测试。注意:低速端口的CL负载只代表了当低速设备被连接到一个中心时加载范围可能会被添加。低速缓冲必须设计来驱动负载的连接电缆再加上CL。低速缓冲设计,可以驱动下游测试负载能够驱动任何合理的上游负载。7.1.2.2高速信号眼动模式和涨落时间以下规格适用于高速信号模式。所有部分,包括一个数据包的最开始和最后,必须符合下列眼动模式要求时间和振幅。图7-11定义了四个测试位面将在本节中引用。TP1和TP4点是分别在收发器IC针焊接中心和设备电路板的点。TP2是在A连接器的交配针，TP3是在B连接器的交配针(或者,在俘虏电缆的情况下,在电缆连接到电路板的地方)。下一个差分眼孔图样模板指定传输各点波形和接收灵敏度要求在不同的条件下。当测试高速发射器和接收器,是由发射机/接收机测试夹具测试如图7-12所示。在这两种情况下,夹具是连接到USB连接器最接近的收发器测试。注意:当测试一个设备上游面临端口,VBUS必须在设备在适当的测试模式时提供,直到这个测试完成。这个要求可能会需要额外的开关功能测试夹具(例如,在主机控制器和测试仪器之间切换D+和D-切换)。这样的附加必须减小测试结果受高频率的影响。传输眼动模式指定最小值和最大值的限制,以及定时抖动限制,在这范围内驱动器必须在每一个指定的测试图纸驱动信号。收到的眼动模式指定最小和最大的限制,以及定时抖动的限制,在范围内一个接收器必须恢复数据。USB2.0中心和设备是必须符合模板1、2、3和4:模板1:在TP2中心测试，设备(无不可分离线缆）在TP3测量，需要传输波形模板2：设备在TP2(带不可分离线缆)测量需要传输波形模板3：当信号在TP2施用时，设备需要接收机灵敏度模板4：当信号在TP3上施用，设备需要接收机灵敏度，中心需要接收机灵敏度用以信号在TP2上施用模板5和6为设计师建议的指导方针:模板5：传输波形被需要当中心收发器在TP1测试时，和设备收发器在TP4测试时。模板6：接收机灵敏度被设备需要当信号在TP4施用时，以及当信号在TP1施用时被中心接收机需要。注意:这个眼睛是用来指定差分数据接收器灵敏度要求。级别1和2是在断开阈值以外,但断开在源头就被探测到(至少在32比特时间没有任何转变后),而不是在目标接收器。注意:这个眼睛是用来指定差分数据接收器灵敏度要求。级别1和2是在断开阈值以外,但断开在源头就被探测到(至少在32比特时间没有任何转变后),而不是在目标接收器。高速信号的上升和下降时间一个高速驱动器的过渡时间必须不小于指定的可允许的差分涨落最小值(THSR和THSF)。当驱动一个参考负荷45Ω到基于D+和D-时转换时间要测量。图7-12显示了一种推荐的“发射机测试夹具”来演示这些测量。带固定电缆组件的设备,推荐的设计准则是高速10%至90%分差上升和下降时间必须是500ps或更长的时间当在电缆附加到设备电路板上测试时。在前眼模式模板中高速数据转换单调性超过最低垂直开口是必须的。7.1.1.1全速(12Mb/s)驱动的特点全速USB连接通过一个屏蔽的双绞线与一个微分特征的90Ω±15%阻抗(Z0),一个共模阻抗(ZCM)30Ω±30%,和一个最大单向26ns的延迟(TFSCBL)。当全速驱动不属于一个高速收发器,阻抗的驱动(ZDRV)必须在28Ω,44Ω之间,例，即灰色区域内,如图7-4所示。当全速驱动是高速能收发器的一部分,每个驱动器的阻抗(ZHSDRV)必须在40.5Ω,49.5Ω之间,例，即灰色区域内,如图7-5所示。对于CMOS(互补金属氧化物半导体)的安装启用,驱动器阻抗通常会由CMOS驱动器，（驱动器）带一个阻抗明显低于这个电阻与一个离散的串联电阻器装配剩余的如图7-2所示，来实现。电阻RS系列被包括在缓冲区阻抗要求如图7-4和图7-5所示。在剩下的一章,提到缓冲器假设一个缓冲器和串联阻抗,除非另有规定。全速缓冲器在非高速能力的收发器缓冲器阻抗必须在高速驱动和低速驱动测试。图7-4显示了全速驱动器的复合V/I特性包括串联阻尼电阻(RS)。特性规范化来稳定，卸载驱动器的输出摆动。规范化的驱动程序特点是被驱动器测试下的实际摆动来分开测量电压和电流发现。驱动器规范化的V/I曲线必须完全落在阴影区域。V/I区周围是最小的驱动阻抗在上面和最大的驱动阻抗在下面。最小的驱动区域被一个恒定电流区域分割（当驱动低时|6.1voh|ma，当驱动高时,-6.1|voh|ma）。当一个全速驱动处于驱动低，是一个高速收发器的一部分的特殊情况下，低驱动区域被一个22.0ma的恒电流区域所分割