xilinxISE使用错误和警告

xilinxISE使用错误和警告(2012-03-2215:46:49)转载▼标签：xilinx（1）编dcm时钟控制测试程序时，设置好了ip，例化输出，综合时出现错误ERROR:Xst:2035-Portclkhasillegalconnections.Thisportisconnectedtoaninputbufferandothercomponents.查到的解决方法是禁掉自动I/OBufferinsertion功能，具体的做法是右击synthesize，然后properties-XilinxSpecificOptions,把addI/Obuffer的勾去掉，综合通过。但是这样处理了之后在map时又引入了许多的warning，而且还会引发错误。方法出处一会转帖出来。（2）dac8812的控制时序测试时，综合没问题，但是map时出现错误Pack:198-NCDwasnotproduced.Alllogicwasremovedfromdesign.其实这个错误的来源是下面的这几个warning导致MapLib:701-Signalclkconnectedtotoplevelportclkhasbeenremoved.MapLib:701-Signaldadconnectedtotoplevelportdadhasbeenremoved.以下省略很多这样的warning，这个问题之前一直没注意，后来才知道问题出在我在问题（1）中的处理，按照同样的流程把addI/Obuffer勾上，综合到route都没什么问题，可见warning也是不能忽略的呀。（3）刚才不知道怎么了，行为仿真的时候出现下面的errorERROR:HDLParsers:3482-CouldnotresolveinstantiatedunitdacinterinVerilogmodulework/datest_topinanylibrary意思好像是找不到我top里例化的模块了，重新添加了一下，好用了。（4）行为仿真发现没有波形，全是XX或者ZZZ，以前改一下clk频率就好了，这回这招不好使了，后来尝试改了一下rst的时间点，向后一段时间，发现好用了，仿真用的是ise自带的simulation。（5）综合错误：ERROR:Xst:528-Multi-sourceinUnitentityonsignalsig大多数时候应该是同一个变量，在两个always模块中赋值了。还查到一些其他情况，一并粘贴：Solution1ThiserrorappearswhenXSTdeterminesthatthereiscontentiononaparticularsignal.Iftheprocessesassigningvaluestothissignalaremutuallyexclusive(asinthecaseof3-statebuffers),thismessagecanbeignored.However,inmostcases,XSTisabletodeterminewhenmultipledriversareillegal,andwillstopsynthesissoonafterthismessage.Checkthissignalandmodifyyourcodetoavoidtheexistingcontention.Solution2Insomecases,XSTtiesunconnectedoutputportstoground.Iftheoutputportispartofa3-statebus,whichinturnconnectstoanother3-statebus,thenconnectingonebitofthebustogroundwillcauseamultiple-drivererror.Verifythatthisisnotoccurringinyourdesignbysearchingforthefollowingwarning:WARNING:Xst:1305-Outputdataout23isneverassigned.Tiedtovalue0.Toworkaroundthisissue,removetheunusedoutputport.Solution3Thishasalsobeenseeninthefollowingcondition:Whenthereisanassociationsignalnamedto_qvm_d4.Q_num.Whenusingassociationsignal(to_qvm_d4.Q_num),XSTwillrenameittoto_qvm_d4_Q_numduringsynthesis.Thereissignalnamedto_qvm_d4_Q_numinthesamearchitecture.XSTisconfusedwiththesetwosignalsanderrors.Toworkaroundthisissue,renameeitherofthetwosignals.Solution4EDKDesignsForEDKDesignsusingbidirectionalsignalsDIR=IOandTHREE_STATE=FALSE,theexternalportnamemustmatchtheconnectingsignalnameexactly.NOTE:IOB_STATEisdeprecatedinfutureEDKversions.（6）ERROR:Xst:902-dec_seg.vline38:Unexpectedeventinalwaysblocksensitivitylist.一个组合电路，综合出错，上网查说是敏感表中不能既有电平又有边沿，而且也不能同一个信号的上升沿和下降沿同时出现，去掉敏感表中的边沿，运行OK了。（7）map的时候出现错误ERROR:Pack:679-Unabletoobeydesignconstraints(LOC=...)whichrequirethecombinationofthefollowingsymbolsintoasingleslicecomponent:检查ucf文件，发现有一个管脚被重复分配，改了一下，运行OK！（8）ERROR:NgdBuild:604-'GTP_DUAL_1'couldnotberesolved，这个错误在translate的时候报，是软件的bug，网上查说ise12.2多发，但是我用的9.1也出了这个，原因大概是ISE只复制了顶层的NGC文件，即mycpu.ngc，而顶层mycpu还包含其它ngc文件，因此找不到，报错。按照查到的解决办法，有两种。解决办法1是：在mycpumodule前面加上(*box_type=user_black_box*)如：(*box_type=user_black_box*)mycpumy_cpu_moudle(.fpga_0_clk_1_sys_clk_pin(sys_clk),.fpga_0_rst_1_sys_rst_pin(sys_rst_n),.fpga_0_RS232_RX_pin(uart_rxd),.fpga_0_RS232_TX_pin(uart_txd),.led_out_GPIO_IO_O_pin(led_out[0:3]));办法2是在ISE的processes栏下，选中Translate，右键processpropreties.....弹出TranslateProperties对话框，在-sdmacrosearchpath中加上EDK工程的implementation子目录的路径就可以了一开始采用了第一种解决方案，translate通过，但在map时出错。改用第二种，问题是，我用了两个ipcore，这个指定的路径只能是一个最直接的目录，所以只能完全解决其中一个core的错误，把两个core的文件夹里的文件全拷到工程目录中，指定工程目录路径为implementation子目录路径，搞定。可以忽略的warning（1）ProjectMgmt-F:/verilogworks/FPGATESTS/datest_top_map.ncdline0duplicatedesignunit:'Module|datest_top'