Xilinx千兆以太网MACIPCore

Xilinx千兆以太网MACIPCore目录Xilinx千兆以太网MACIPCore.......................................................................................................1一、三速以太网简介.......................................................................................................2二、IP核概述...................................................................................................................2三、Interfacedescription..............................................................................................41)、引脚连接图..................................................................................................42)、MII、GMII、RGMII接口简介.....................................................................5四、资源占有率...............................................................................................................5五、评估结果……………………………………………………………………………………………………………...6一、三速以太网简介1.符合IEEE802.3-2008设计规范；2.可配置的全双工和半双工模式；3.生成ip核时可选择10M/100M，1000M模式，或者10M/100M/1000M模式；4.内部的物理层接口能够连接到：a)Logicoreip千兆1000base-xpcs/PMA使用收发器；b)Logicoreip千兆SMGII接口；c)IOBS提供外部的GMII/MII接口；d)提供外部的RGMII接口5.通过一个可选的独立的微处理器中性界面配置和监控ipcore；6.可配置流控制通过mac控制暂停帧；7.可选MDIO接口管理物理层对象；8.可选带有地址列表接口可选择的地址过滤器；9.VLAN帧设计支持IEEE802.3-2008；10.可配置支持任何长度的巨型帧；11.可配置的帧间间隙的调整；12.可配置的带现场总线传递发送和接收路径；二、IP核概述图1ip核基本框架Clientinterface（客户端界面）：客户端接口在匹配客户转换逻辑或网络处理器接口时具有最大的灵活性，数据端口在发送和接收数据时位宽8bit，每个通路分别同步txgmiimiiclk和rxgmiimiiclk带有发送和接收使能输入控制数据吞吐量；Transmitengine（发送引擎）：传输引擎接收从客户端发送过来的数据并将其转换为GMII格式，并在帧头添加帧引导区域，甚至在帧长小于最短要求时，添加一定的冗余比特。发送引擎提供每个数据包的发送统计向量，发送由流量控制模块产生的暂停帧；Receiveengine（接收引擎）：接收从GMII/MII接口发送过来的数据并检查它是否符合IEEE802.3标准，去掉帧头的引导区域，包括为了增加帧长的冗余比特。此外，该模块还能根据数据帧中的检验序列区域、接收到的GMII错误码字以及帧长信息完成错误检测，接收引擎提供针对每个数据包的接收状态指示；Flowcontrol（数据流控制）：数据流控制符合IEEE802.3-200831条，mac能够被配置发送一个带有可编程停止数据的停止帧，并对他们接收起作用。这两个动作是异步的。GMII和MII模块：从发射机接收数据，在地狱1GB/S时被转换为MII结构，在1GB/S时被转化为GMII结构，并将数据发送出去；Managementinterface（管理接口）：可选择的管理接口是一个带有标准地址、数据和控制信号的处理器独立接口，该模块包括用户管理的接口和MDIO接口两部分，能够被用作通用总线框架接口。该接口是能够被选择的，如果不适用，设备可以通过一个可配置的矢量被配置；MDIO界面：可选的MDIO接口可以写入和读取使用管理界面。MDIO接口被用来管理和配置phy芯片。MDIO接口符合IEEE802.3第22条；Addressfilter（地址过滤器）：可选择地址滤波器，如果使能地址滤波器，则不会通过客户端设定地址的数据帧；三、Interfacedescription1)引脚连接图信号名称directiondescription对应FPGA管脚belongtoGTX_CLKINPUT全局时钟125MHZAB13从晶振输入到FPGA的全局时钟RGMII_TXCOUTPUT发送数据时钟125MHZ（是由gtx_clk经过延时得来）Y13MAC层到物理层发送数据的端口RGMII_TX_CTLOUTPUT发送数据控制信号U20RGMII_TXD[0]OUTPUT发送数据Y19RGMII_TXD[1]OUTPUT发送数据W20RGMII_TXD[2]OUTPUT发送数据W22RGMII_TXD[3]OUTPUT发送数据Y17RGMII_RXCINPUT接收数据时钟125ML19物理层到MAC层的接收数据端口RGMII_RX_CTLINPUT接收数据控制信号T21RGMII_RXD[0]INPUT接收的数据P19RGMII_RXD[1]INPUT接收的数据R20RGMII_RXD[2]INPUT接收的数据P21RGMII_RXD[3]INPUT接收的数据T22MDCOUTPUT管理时钟L17MAC层和物理层管理和状态信息MDIOINOUT管理数据IOM192)mii、gmii、rgmii的接口简介MII：(MediaIndependentInterface)是介质无关接口或媒体独立接口，40针。MII层定义了在100BASE-TMAC和各种物理层之间的标准电气和机械接口，MII支持10兆和100兆的操作，数据宽度4位；GMII：千兆媒体独立接口；MII接口中的TX_CLK是由PHY芯片提供给MAC芯片的，而GMII接口中的GTX_CLK是由MAC芯片提供给PHY芯片的。两者方向不一样。频率125M，数据宽度8位，传输速率可达1000Mbps。同时兼容MII所规定的10/100Mbps工作方式。RGMII:简化的千兆媒体独立接口；时钟频率仍旧为125MHz，TX/RX数据宽度从8为变为4位，为了保持1000Mbps的传输速率不变，RGMII接口在时钟的上升沿和下降沿都采样数据。在参考时钟的上升沿发送GMII接口中的TXD[3:0]/RXD[3:0]，在参考时钟的下降沿发送GMII接口中的TXD[7:4]/RXD[7:4]。RGMI同时也兼容100Mbps和10Mbps两种速率，此时参考时钟速率分别为25MHz和2.5MHz。图2RGMII接口四、资源占有率五、评估结果：Macipcore符合IEEE802.3-2008设计规范；可配置的全双工和半双工模式；通信速率可选择；与物理层连接支持多种接口，考虑到满足通信速率和减少与外部接口的连接线我们选择了rgmii接口；帧长度和帧间隔可配置，可以通过物理层接口管理phy芯片，ipcore内部资源可选择配置，灵活性强；在exampledesign编译过程中注意全局时钟的选择和电平标准的配置；资源占有情况：slices占3.57%，slicereg占1.89%，luts占3.38%，lutram占3.3%，bufg占2/3，综合评估结果：该IP核可用。