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FPGA助理工程师等级试卷考试说明：1．考试时间120分钟；2．考生在C盘根目录（C:\）下建立一个以自己姓名(汉语拼音)命名的考生文件夹；3．按题目要求作图，完成结果要保存在考生已建立的文件夹中，否则不．．．得分．．；4．考试所需素材在C:\CAD_FPGA文件夹下。一、客观题（共30分）1.FPGA项目中必须使用下面哪种类型文件作为顶层设计文件？（）A.原理图文档(*.SchDoc)B.VHDL文件(*.vhd)C.OpenBus系统文件(*.OpenBus)D.VerilogHDL文件(*.v)2.在FPGA设计的哪个阶段可以生成编程所需的二进制码流文件？（）A.综合B.构建C.下载D.编译3.目前FPGA设计输入中，以下哪个不是开发FPGA的方法？（）A.原理图设计B.VHDL语言设计C.Verilog-HDL语言设计D.标C语言设计4.FPGA通用集成库提供FPGA设计中的哪种器件？（）A.逻辑器件B.外设接口器件C.处理器器件D.端口连接描述器件5.用厂商管脚文件来做什么用途？（）A.用于下载设计到物理FPGA器件B.用于监控器件管脚的状态C.用于导入管脚网络分配信息D.用于创建新的HDL文件的端口6.在OpenBus系统设计时，哪类IP目前还无法直接获得？（）A.连接器（connectors）B.处理器（processors）C.内存（memories）和外围设备（peripherals）D.PCI设备（PeripheralComponentInterconnect）7.用于下载编程文件到FPGA器件的通信技术的名字是（）A.HDMIB.JTAGC.NexusD.JPEG8.AltiumDesigner支持的32位软处理器内核是？（）A.TSK165B.TSK80C.TSK3000D.TSK519.在电路设计领域，所谓“EDA”的含义是（）A.电子设计自动化B.电路设计教育协会C.电子电路协会D.电路仿真系统10.硬件描述语言的简称为（）A.ADLB.DHLC.HDLD.DHC11.数字IO模块能有多少输入和输出？（）A.8B.16C.32D.无限制12.使用可配置的逻辑分析仪时，其最大可捕获的数据宽度为？（）A.8B.16C.32D.6413.下列哪一个显示方式不属于IOB_X？（）A.LED灯B.滑条C.数字D.字符14.在下列哪个窗口下可以启动物理器件管脚状态的实时监控功能（）A.在原理图文件内B.在硬件器件面板内(InstrumentRack)C.在器件视图页面中(DeviceView)D.在JTAG浏览面板内(JTAGViewerPanel)15.以下那种虚拟仪器可以生成波特率信号？（）A.虚拟终端（TERMINAL）B.波特率发生器（BAUDGEN）C.频率计数器（FRQCNT2）D.频率发生器（CLKGEN）16.建立PCB和FPGA间的项目设计关联，利用下列哪个功能实现？（）A.FPGA到PCB项目向导B.PCB到FPGA项目向导C.工作区映射图对话框D.工程面板的结构编辑区17.在HDL语言逻辑模块设计与仿真程序中，不含下列哪个程序？（）A.HDL源文件（HDLSourceFile）B.测试平台文件（TestbenchFile）C.网表文件（NetlistFile）D.约束文件（ConstraintFile）18.选择配置布局布线工具可以在下面那个命令菜单中实现？（）A.DXPPreferencesB.DesignDocumentOptionsC.ProjectProjectOptionsD.ToolsSchematicPreferences19.下列哪项数据不是在约束文件定义的？（）A.管脚属性B.FPGA芯片C.元器件封装D.网络属性20.频率计FRQCNT2的三种工作模式，不包括下列哪一种？（）A.频率模式B.周期模式C.事件（边沿）计数模式D.突发模式21.以下不属于FPGA结构组成部分的是？（）A.可编程逻辑模块（CLB）B.可编程I/O单元（IOB）C.可编程内部连线（PIA）D.可编程逻辑宏单元（LAB）22.下列对VHDL语句结构和语法规则的描述，不正确的是（）A.进程是由说明部分、结构体和敏感信号三部分组成；B.信号名称由英文字母、数字和下划线符号三种类型字符组成；C.信号方向类型定义可分为输入信号（in）、输出信号（out）、输入/输出信号（inout）和反馈输出信号（buffer）四种；D.描述电路功能实现的结构体区，需要用关键字Architecture声明；23.在CPLD/FPGA两类可编程逻辑实现技术中，CPLD是基于（）A.乘积项结构B.查找表（LUT）C.输入输出缓存D.静态存储器结构（SRAM）24.AltiumDesigner是用于设计（）的工具软件？A.电气工程B.电子工程C.机械工程D.建筑工程25.下面哪种说法不正确？（）A.一个FPGA项目可以包含一个或多个PCB项目B.一个PCB项目可以包含一个或多个FPGA项目C.一个FPGA项目可以包含一个或多个软处理器核D.一个软处理器核内只可以包含一个嵌入式项目26.用VHDL语法执行算术运算函数时，需要调用的程序包是（）A.std_logic_1164B.std_logic_arithC.std_logic_unsignedD.std_logic_signed27.在VHDL电路设计中，CASE-WHEN语句是（）A.顺序执行语句B.并行执行语句C.循环执行语句D.移位执行语句28.AltiumDesigner不支持的可编程器件供应商是（）A.AlteraB.AtmelC.MicrosemiD.Lattice29．在VHDL电路设计中，顺序执行语句是（）A.For–LoopB.When–ElseC.With–SelectD.For–Generate30．BCD码“609”的二进制格式表示为（）A.011000011001B.011000001001C.100100000110D.100100010110二、绘图题（共70分）1.新建“FPGA_CADTST_1.PrjFpg”工程，并新建“CADTST_1.SchDoc”顶层原理图文件，要求用HDL语言编写四选一分路逻辑电路文件并命名为“Logic_MUX4_1”，在“CADTST_1.SchDoc”内创建图表符（SheetSymbol），（如图一）放置输入/输出端口。（10分）2.新建“FPGA_CADTST_2.PrjFpg”工程，根据“图二范例电路”电路模块的逻辑关系，在新建“CADTST_2.SchDoc”顶层原理图文件中选取集成库“FPGAGeneric.IntLib”正确的元件完成原理图设计，要求放置SYNC、SDATA和CLK为输入端口，放置PD[7..0]为输出端口。（10分）3.为“CADTST_2.SchDoc”原理图电路创建测试平台（Testbench）文件，在激励信号（Stimulus）区利用HDL语言按照“图三仿真测试信号波形”时序关系设定激励信号源，并在仿真信号编辑（EditSimulationSignals）窗口，定义CLK、SYNC、SDATA和PD[7..0]为显示波形。（25分）4.NBSKs(NanoboardStartKits)口袋系统验证板是Altium的一款基于Xilinx高性能、低成本的Spartan-6系列芯片XC6SLX16的板卡级FPGA系统验证套件。其拥有丰富数字逻辑设计容量和接口资源，包括50MHz的工作时钟、4组16位通用输入/输出(GPIOs)端口、8位共阳数码管、8位三色（RGB）LED指示灯、8位拨码开关、5个控制按键和5向按键等。设计按键控制的“0”-“9”循环计数器并通过拨码开关控制流水灯的频闪速率，整体要求如下：（25分）使用数码管初始显示数字“0”，每按键一次显示数字加一，当显示数字为“9”时，再按键数字显示返回“0”；计数器需调用”FPGAGeneric.IntLib”通用逻辑单元库中的CB4CEB内核器件；使用Sled.v文件作为数码管显示控制逻辑模块，其接口定义：接口功能描述BCD_Dat[3..0]BCD码数据，输入Seg[7..0]数码管显示数据，输出使用LEDDrv.SchDoc文件作为流水灯驱动控制逻辑模块，其接口定义：接口功能描述CLK流水灯控制单元时钟，输入LDATA[7..0]8位LED流水灯驱动控制，输出时钟分频器需调用“FPGAGeneric.IntLib”通用逻辑单元库中的CDIVN_8内核器件；