FPGA课程设计报告

0课程设计开课学期：2014年—2015年下学期课程名称：FPGA课程设计学院：信息科学与工程学院专业：集成电路设计与集成系统班级：集成1201班学号：20121221077姓名：刘蔚任课教师：孙涛2015年7月21日基于FPGA的数字钟设计基于FPGA的数字钟设计摘要本文介绍一种利用现场可编程逻辑器件FPGA产生多功能数字钟的设计方案。数字钟是采用数字电路实现对时、分、秒数字显示的计时装置,是人们日常生活中不可少的必需品。本设计采用EDA技术，以硬件描述语言Verilog为系统逻辑描述手段设计文件，在QuartusII工具软件环境下，由各个基本模块共同构建了一个基于FPGA的数字钟。系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证。开发板采用5CSEMA5F31C6N。本次设计的多功能数字钟，具有时、分、秒的数码管显示功能，以24小时循环计数，具有整点报时功能，并有由按键输入进行数字钟的校时、清零、启停功能。关键词：可编程逻辑器件FPGAVerilog数字钟EDA技术基于FPGA的数字钟设计AbstractThispaperintroducesakindofbasedonfieldprogrammablelogicdeviceFPGAdesignofmulti-functiondigitalclock,thedigitalclockisusedindigitalcircuits,andsecondsdigitaldisplaytimingdeviceisinpeople'sdailylifenecessities.ThisdesignusingEDAtechnology,hardwaredescriptionlanguageVeriloglogicsystemdescriptionmethodofdesigndocuments,intheQuartusIIsoftwareenvironment,byallthebasicmodulestogethertobuildaaFPGAbaseddigitalclock.Systemconsistsoftheclockmodule,controlmodule,timemodule,datadecodingmodule,displayandbroadcastmodulecomposition.Programaftercompilationandsimulationdesign,programmablelogicdevicetodownloadverification.Developmentboardusingthemulti-functiondigitalclock5CSEMA5F31C6N.thisdesign,withtime,points,theseconddigitaltubedisplay,toa24-hourcyclecount,withthewholepointtimekeepingfunctionandinputbythekeyoftheschoolofdigitalclock,clear,openandstopfunction.Keywords:programmablelogicdeviceFPGAVerilogDigitalclocEDATechnology基于FPGA的数字钟设计目录前言.............................................................1第一章多功能数字钟概述..............................................21.1数字钟的构成.................................................21.3计时电路...................................................31.4异步清零电路...............................................41.5校时、校分功能电路.........................................4第二章FPGA简介.....................................................52.1现场可编程逻辑门阵列FPGA....................................52.2FPGA简介....................................................62.3QuartusII软件简介........................................6第三章设计方案......................................................7第四章设计实现......................................................94.1顶层模块.....................................................94.2新建工程项目.................................................94.3选择芯片....................................................104.4子模块......................................................124.4.1分频器................................................124.4.2控制器和计数器........................................134.4.3显示器................................................164.5元件封装....................................................214.6引脚的绑定和设置............................................214.7之后再进行一次编译运行。....................................225.1下载........................................................224.6设计结果....................................................25第五章结束语.......................................................26参考文献............................................................27基于FPGA的数字钟设计1前言现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronicdesignautomatic,EDA）技术。本设计采用的Verilog是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所设置的功能。因此，键信息输入是与软件结构密切相关的过程。根据键盘的结构不同，采用不同的编码方法。但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。基于FPGA的数字钟设计2第一章多功能数字钟概述1.1数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图3-1所示为数字钟的一般构成框图。主要包括时间基准电路、计数器电路、控制电路、译码和显示电路。其中的控制逻辑电路是比较灵活多样的，不断完善它可以增强数字钟的功能。图1.1-1数字钟的一般组成框图1.2多功能数字钟的基本原理通过分析多功能数字钟的设计要求和所要实现的功能，应用层次化方法设计出数字钟应由计时模块、分频脉冲模块、译码显示模块、校时校分和清零模块、报时模块等几个模块组成，其原理框图如下图1.2-1所示：基于FPGA的数字钟设计3图1.2-1数字钟的原理图1.3计时电路通过分析数字钟的功能，知道数字钟计时周期是24小时，因此必须设置模24的小时计数器，两个模为60的计数器实现分和秒的计数，三个计数器之间构成进为关系，即秒计数器为分计数器提供计数脉冲信号，分计数器为时计数器提供计数脉冲信号。另外，如果想要数字钟还可以显示星期的话，还应添加一个模7的星期计数器，由时计数器提供计数脉冲信号。从全局设计考虑计时器应具有使能端和异步清零端。多功能数字钟应该具有的功能：显示时－分－秒。整个电子钟的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围是从0～23时。复位后全部显示00－00－00。在设计中为了显示的方便，分钟和秒钟（显示的范围都是从00～59），小时（00~23）的十位和个位都应该采用十进制计数器。图1.3-1总体结构基于FPGA的数字钟设计41.4异步清零电路为实现异步清零功能，可以将异步清零开关KK3分别和各个计数器的清零信号的取反相或非后再接给清零端。这样，当KK3关闭（低电平）时，计数器正常计数；当开关KK3开启（高电平）时，计数器全部异步清零。1.5校时、校分功能电路数字钟的校时和校分功能原理相同，通过开关KK1、KK2控制工作状态。当KK1打到低电平、KK2打到低电平时，各计数器的ENT端接的都是正常计数信号，ENP端都是高电平，各个计数器均正常计数；当KK1打到高电平、KK2打到低电平时，分个计数器的ENP端接的是KK2的非（高电平），进位信号正常送入分十位计数器的ENT端，分计数器快速校分，而由于秒计数器和时计数器的个位的ENP端接的是KK1的非，所以秒计数器和时计数器被保持；当KK1打到低电平、KK2打到高电平时，正常进位信号被阻塞，分计数器可以不接受秒计数器的进位信号控制，校时信号便被送入CP端，时计数器可以进行快速校时。以上3部分功能可放在同一模块中实现，电路图如1.5-1所示：图1.5-1报时电路仿真结果如下图1.3所示：基于FPGA的数字钟设计5图1.3报时电路的仿真第二章FPGA简介2.1现场可编程逻辑门阵列FPGAFPGA（现场可编程门阵列）与CPLD（复杂可编程逻辑器件）都是可编程逻辑器件，它们是在PAL、G