IC实现策略090312

1第15章集成电路的实现策略集成电路设计系列庄奕琪主讲2本章概要概述全定制门阵列标准单元可编程器件小结3本章参考书JanM.Rabaeyetal.，DigitalIntegratedCircuit：ADesignPerspective，2rdEdition，AnanthaChandrakasan，BorivojeNikolic，2003.Chapters8。中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第8章。41概述IC的实现方式数字IC的实现方式全定制门阵列、标准单元、宏单元FPGA、DSP模拟IC的实现方式全定制IPSoC的实现方式CPU/DSP/MCU+其它IPASSP+其它IP51概述数字IC的实现:传统方式CustomStandardCellsCompiledCellsMacroCellsCell-basedPre-diffused(GateArrays)Pre-wired(FPGA's)Array-basedSemicustomDigitalCircuitImplementationApproaches61概述数字IC的实现:历史演变不规则→规则手工→自动Intel4004(‘71)Intel8080Intel8085Intel8286Intel848671概述能量效率与灵活性的矛盾EnergyEfficiency(inMOPS/mW)Flexibility(orapplicationscope)0.1-11-1010-100100-1000NoneFullyflexibleSomewhatflexibleHardwiredcustomConfigurable/ParameterizableDomain-specificprocessor(e.g.DSP)Embeddedmicroprocessor0.25umCMOS工艺81概述如何选择数字IC的实现方法？性能、功耗和成本的限制设计的复杂性设计的灵活性可测性进入市场需要的时间市场的不确定因素，或设计以后变更的可能性设计所覆盖的应用范围设计队伍过去的经验92全定制概述人工设计：手工完成电路设计和物理设计计算机辅助版图绘制编辑规则验证DRC（设计规则验证）ERC（电连接性检查）LVS（版图与电路一致性检验）102全定制流程(常用软件)电路规范定义电路功能设计（Composer/S-Edit）电路性能设计(HSpice,Spectre)版图编辑(Virtuoso/L-edit)版图验证（Diva,Dracula）寄生参数提取(Star-RC)电路后仿真(Dracula)制板数据生成(Typeout)112全定制特点底层最优化元器件→最佳尺寸→最优性能拓扑结构→最佳布局→最小面积连线→最短路径→最快速度设计成本高周期长人力投入大一次成功率低（人工难免出错）设计复用性差自动化程度低电路与版图规则性差逻辑综合难以实现12适用产量极大的标准电路：微处理器、存储器、通用逻辑电路等，成本≈投片成本可复用模块：标准单元、库单元、具有重复性结构的单元（如ROM、RAM、乘法器等大部分模拟电路：结构复杂而无规则不计成本的设计：如超级计算机、巨型计算机反向设计的电路不适用规模很大的ASIC：人工设计需数年规模大、批量不大的IC：成本～设计成本要求设计周期短、设计成本低的电路版图规则性差的电路：随机逻辑占50％以上2全定制适用电路范围132全定制实例:微处理器Intel4004：全定制设计，1972年，NMOS工艺，1000个晶体管，1MHz主频）IntelPentium4：半定制设计为主，最关键模块（如锁相环、时钟缓冲器）全定制设计，2003年，0.18umCMOS工艺，4200万个晶体管，1.5GHz时钟频率143门阵列基于单元的设计:概念通用单元任意逻辑单元标准单元等高逻辑单元门阵列晶体管阵列基本逻辑单元数字电路=基本逻辑单元＋连线面向器件的设计面向连接的设计全定制设计半定制设计153门阵列基于单元的设计:好处提高了设计自动化水平有利于实现自动布线逻辑综合（网表版图）成为可能降低了研发成本缩短了设计周期降低了制造成本提高了设计的准确性设计人员可无微电子背景不必设计底层单元163门阵列门阵列:概念VDDGNDpolysiliconmetalpossiblecontactIn1In2In3In4Out内部未互连的晶体管阵列(无逻辑功能)内部已互连的晶体管阵列(NOR4)门阵列母片布线通道晶体管阵列173门阵列门阵列:单元结构内连性：单元内部可通过连接形成一定的功能互连性：单元之间可互相连接，MOS的G、S、D可双向引出可重复性：规则的矩形周期性排列可穿透性：与本单元无关的引线可穿过本单元183门阵列门阵列:单元类型4管单元：适于构造2输入与非门及或非门6管单元：适于构造3输入与非门、2输入与门、或门8、10、16管单元：适于构造更复杂的门共栅：NMOS与PMOS之G相连，规范不共栅：NMOS与PMOS之G不相连，灵活性大共栅单元不共栅单元193门阵列门阵列:宏单元宏单元：定义好连接关系的门阵列单元内连线宏单元库：标准逻辑门内连线，配套工艺参数类型：与非门、或非门、异或门，D触发器，多路选择器，加法器、乘法器、计数器、移位寄存器优化：单元数（减少面积、连线长度），尽量共栅、共源/共漏（并联器件）、共源漏（串联器件）、减少隔离区），单元内部布线优化（合理走线、开孔）反相器3输入与非门16输入与非门异或门D触发器4管单元数1211496管单元数11839203门阵列门阵列:布线通道固定门阵列与优化门阵列（单元行与布线通道宽度不一样，根据电路而定）单层布线（金属水平、多晶硅垂直），多层布线（一层水平，一层垂直），不能跨层搭接电源线和地线必须用金属引线，不允许交叉跨越（金属引线和多晶硅允许交叉跨越）PAD必须有电源线和地线到达213门阵列门阵列:地线与电源线223门阵列门阵列:母片金属互连线晶体管阵列预留走线通道233门阵列门阵列:优点设计周期短：只需选择宏单元、设计连线，一般可缩短到1/2，工艺改变或单元结构需要变化时，只需作较少的修改，顶层代码仍然可用投片成本低：母片通用，可大批量生产，成本下降至1/4~1/8易于实现设计自动化：结构简单，单元规则，对单元库和EDA工具要求较低适用：设计周期要求紧、成本低、批量不大、设计验证243门阵列门阵列:缺点芯片面积大有效利用率低：小规模80～90％，大规模40～60％母片门数实际需要门数：目前母片可达几百万门布线通道面积实际需要布线面积：而且难以优化，通常布线容量为16根或8根宏单元中有冗余管：如6管单元做2输入与非门，就有2个管子冗余单元晶体管面积固定：通常按所需最大面积来设计，接触孔数固定，无法根据具体需要优化Pad数选择受限制不适于内部单元少pad多之电路不适于内部单元多Pad少之电路底层优化程度低所有门均是用同种尺寸的晶体管构成，而且是最大面积，无法在尺寸上进行优化，导致延迟、负载能力等方面无法达到最佳253门阵列门海:概念GateArrays（有布线通道)SeaofGates（无布线通道)26母片全为不共栅2管单元（p管链＋n管链）逻辑、隔离、布线均用此单元布线通道利用多层布线区布线无专门通道，单元外连线在无用的有效器件区（不开引线孔及通孔）上进行3门阵列门海:构成273门阵列门海:特点优点：走线区域、连线孔可编程，无无用的基本单元，设计灵活性加大，管子的利用率提高，连线的布通率提高，芯片面积减少缺点：仍有布线通道，布线通道只能是基本单元高度内所含通道数的整数倍，这往往使增加的通道数超过实际的需要，造成面积浪费；布线通道下的晶体管不能再用来实现逻辑，因此门的利用率仍不很高。283门阵列门海与门阵列的比较门阵列门海293门阵列隔离方式NMOSPMOSOxide-isolationPMOSNMOSNMOS场氧隔离栅隔离303门阵列基本逻辑门的构造313门阵列实例:门阵列基本单元采用栅隔离宽度为1条布线宽度，高度为21条布线宽度含1个pFET和1个nFET预设了所有可能接触的位置323门阵列实例:门阵列实现的触发器栅隔离门阵列基本单元触发器版图33随机逻辑存储器子系统LSILogicLEA300K(0.6mmCMOS，30万门)3门阵列实例:门海电路34metal-5metal-6programmableviaViaprogrammablegatearray(VPGA)3门阵列通孔可编程门阵列354标准单元全定制与门阵列的比较比较1全定制：芯片面积利用率极高，但版图的规则性差，只能以手工设计为主门阵列：基本单元、布线通道规则性极强，易于自动布线（无需布局），但冗余晶体管或冗余区域太多，使芯片面积过大比较2全局优化：逻辑单元之外的优化，门阵列占优局部优化：逻辑单元之内的优化，全定制占优标准单元与宏单元：希望能对全定制和门阵列取长补短364标准单元基于标准单元的芯片构成标准单元：等高不等宽Pad：可多可少布线通道：可宽可窄37电源线pFET布线通道nFET地线4标准单元标准单元内部构成n阱384标准单元双阵列标准单元阵列1标准单元阵列2信号总线电源线及地线394标准单元描述方式电路描述掩膜版图逻辑符号拓扑版图404标准单元特点优点面积利用率高：可90%，单元类型、数目、布线通道、Pad数可按需选用，无冗余可保证100％的布通率可与全定制单元结合使用性能优化程度介于全定制和门阵列之间缺点投片成本较高，生产周期较长（全套掩膜设计）依赖于单元库。不如全定制灵活，单元类型数目有限，建库工作量大依赖于EDA工具。逻辑综合比门阵列难度大对寄生参数（互连寄生参数、负载系数、串扰等）的估计不如门阵列准确414标准单元版图布局的演变传统标准单元设计：3层互连层，布线通道占据很大部分的芯片面积现代标准单元设计：7层互连层，利用多层布线基本消除布线通道424标准单元实例:NAND3C为负载电容，T为输入上升/下降时间0.18umCMOS工艺支持电容负载0.18pF～0.72pF单元面积16.4～32.8um2434标准单元标准单元的自动生成InitialtransistorgeometriesPlacedtransistorsRoutedcellCompactedcellFinishedcellSPICE网表→单元电路图→单管设计→单管布局→初步布线→单元优化压缩→验证并形成最终版图444标准单元宏单元优点面积利用率较标准单元法提高25％性能优化程度高缺点专用性强，通用性差对单元库、EDA综合、布线工具要求极高适用范围嵌入式存储器和微处理器数模混合及SOC设计标准单元难以甚至无法实现的其它芯片分类硬宏单元：与物理实现有关，考虑布局布线影响软宏单元：与物理实现无关，未考虑布局布线影响对单元的形状无限制454标准单元硬宏单元:实例25632(or8192bit)SRAM8bit地址线，32bit数据I/O线0.18umCMOS工艺总面积0.094cm2464标准单元软宏单元:实例8x8波茨乘法器软宏单元物理版图1物理版图247无线协议处理器4标准单元专利(IP)模块48HDLLogicSynthesisFloorplanningPlacementRoutingTape-outCircuitExtractionPre-LayoutSimulationPost-LayoutSimulationStructuralPhysicalBehavioralDesignCaptureDesignIteration4标准单元半定制设计流程494标准单元时序收敛(TimeClosure)问题初步设计中间阶段设计最终完成设