iSe软件使用

实验一：ISE9.1软件基本操作与应用实验1、实验目的：（1）掌握ISE9.1软件的基本操作及应用（2）通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设计方法（3）掌握组合逻辑电路的仿真方法2、实验步骤：（1）建立项目存在的路径：注意问题：1）不能放在根目录下2）路径名称符合标识符的命名规范如：E:\\EDAexp(2)打开ise集成开发环境：双击桌面图标如图1-1所示，或者从执行：程序-Xilinxise9.1i-projectnavigator图1-1(3)建立一个项目：首先打开ISE，每次启动时ISE都会默认恢复到最近使用过的工程界面。当第一次使用时，由于此时还没有过去的工程记录，所以工程管理区显示空白。选择File/NewProject选项，在弹出的新建工程对话框中的工程名称中输入“decoder3_to_8”。在工程路径中单击Browse按键，将所建工程放到指定目录，如图1-2所示。图1-2(4)点击“Next”进入下一页，选择所使用的芯片类型以及综合、仿真工具。计算机上所安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到，如图1-3所示。在图中，假设本例采用器件spartan3A系列的XC3S50A芯片，并且指定综合工具为XST（VHDL/verilog），仿真工具选为ISE自带的ISEsimulator,如图1-3所示。图1-3（5）再点击“Next”进入下一页，可以选择新建源代码文件，也可以直接跳过，进入下一页。第４页用于添加已有的代码，如果没有源代码，点击“Next”，进入最后一页，单击finish确认后，就可以建立一个完整的工程。（6）代码输入在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择“NewSource”命令，会弹出如图1-4所示的NewSource对话框。图1-4左侧的列表用于选择代码的类型，各项的意义如下所示：••IP（Coregen&ArchitectureWizard）：由ISE的IPCore生成工具快速生成可靠的源代码，这是目前最流行、最快速的一种设计方法。•schematic：原理图类型StateDisgram：状态图类型。•TestBenchWavaform：测试波形类型。•UserDocument：用户文档类型。•VerilogModule：Verilog模块类型。•VerilogTestFixture：Verilog测试模块类型。•VHDLModule：VHDL模块类型。•VHDLLibrary：VHDL库类型。•VHDLPackage：VHDL包类型。•VHDLTestBench：Verilog测试模块类型在代码类型中选择VHDLModule选项，在FileName文本框中输入decoder3_8，单击Next进入端口定义对话框，如图1-5所示。图1-5其中ENTITYName就是输入的“decoder3_8”，下面的列表框用于对端口的定义。“PortName”表示端口名称，“Direction”表示端口方向（可以选择为input、output或inout），MSB表示信号的最高位，LSB表示信号的最低位。对于单位信号MSB和LSB不用填写。此处可以忽略不填，在后面程序窗口手动添加。定义了模块端口后，单击“Next”进入下一步，点击“Finish”按键完成创建。这样，ISE会自动创建一个VHDL模块的例子，并且在源代码编辑区内打开。简单的注释、模块和端口定义已经自动生成，所剩余的工作就是在模块中实现代码。填入的代码如下：-Company:--Engineer:----CreateDate:16:17:0410/25/2011--DesignName:--ModuleName:decoder3_8-Behavioral--ProjectName:--TargetDevices:--Toolversions:--Description:----Dependencies:----Revision:--Revision0.01-FileCreated--AdditionalComments:------------------------------------------------------------------------------------libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;----Uncommentthefollowinglibrarydeclarationifinstantiating----anyXilinxprimitivesinthiscode.--libraryUNISIM;--useUNISIM.VComponents.all;entitydecoder3_8isPort(din:inSTD_LOGIC_VECTOR(2downto0);en:inSTD_LOGIC;y:outSTD_LOGIC_VECTOR(7downto0));enddecoder3_8;architectureBehavioralofdecoder3_8isbegin-----------------红线中间的语句为手动输入的语句process(din,en)beginifen='1'thencasediniswhen000=y=10000000;when001=y=01000000;when010=y=00100000;when011=y=00010000;when100=y=00001000;when101=y=00000100;when110=y=00000010;when111=y=00000001;whenothers=y=00000000;endcase;elsey=00000000;endif;endprocess;---------------------------endBehavioral;如1-6选择项目文件，process窗口会出现我们设计中常用的四个操作：综合、实现、生成bit文件、下载图1-6（7）综合Source窗中，选中要编译的源文件，双击处理窗Processes中的Synthesize-XST。对出错报告语句进行修改，直到successfully。综合可能有3种结果：如果综合后完全正确，则在Synthesize-XST前面有一个打钩的绿色小圈圈；如果有警告，则出现一个带感叹号的黄色小圆圈；如果有错误，则出现一个带叉的红色小圈圈。综合完成之后，双击处理窗Processes中的Synthesize-XST下的Source窗中中Generate`postsysthesissimulationModel，综合完成之后，可以通过双击Synthesize-XST中的ViewRTLSchematic来查看RTL级结构图，察看综合结构是否按照设计意图来实现电路。双击viewTechnologysSchematic,可看到内部结构如图1-7所示。设计中常用的四个操作：综合、实现、生成bit文件、下载这个图标指示顶层文件选中顶层文件，Processes窗口中给出能操作的项目双击XST进行综合操作图1-7(8)建立测试基准波形文件在代码编写完毕后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE提供了两种测试平台的建立方法，一种是使用HDLBencher的图形化波形编辑功能编写，另一种就是利用HDL语言。在ISE中创建testbench波形，可通过HDLBencher修改，再将其和仿真器连接起来，再验证设计功能是否正确。我们使用第一种方法。首先在工程管理区将Sourcesfor设置为BehavioralSimulation，然后在任意位置单击鼠标右键，在弹出的菜单中选择“NewSource”命令，然后选中“TestBenchWaveForm”类型，输入文件名为“decoder3_8_tbw”，点击Next进入下一页。如图1-8所示图1-8这时，工程中所有VHDLModule的名称都会显示出来，设计人员需要选择要进行测试的模块。由于本工程只有一个模块，所以只列出了decoder3_8，如图1-9所示。图1-9用鼠标选中decoder3_8，点击“Next”后进入下一页，直接点击“Finish”按键。此时HDLBencher程序自动启动，等待用户输入所需的时序要求，如图1-10所示。图1-10时钟高电平时间和时钟低电平时间一起定义了设计操作必须达到的时钟周期，输入建立时间定义了输入在什么时候必须有效，输出有效延时定义了有效时钟延时到达后多久必须输出有效数据。其他具体参数可以见P58-60页介绍因为本例是一个组合逻辑电路,设置如图1-11所示，clockInformation选择Combinatorial,然后点击finish，测试矢量波形显示如图1-12。图1-11接下来，初始化输入（注：灰色的部分不允许用户修改），修改的方法为：选中信号，在其波形上单击，从该点击所在周期开始，在往后所有的时间单元内该信号电平反相。点击din信号前面的“+”号，在din[0]的第2个时钟周期内单击，使其变高；同样的方法修改din[1]~din[2]信号，使其如图1-12所示。图1-12也可以点击灰色部分出现下图1-13所示，点击Patternwizard。进行信号波形输入如图1-14所示，点击ok。图1-13图1-14然后将testbench文件存盘，则ISE会自动将其加入到仿真的分层结构中，在代码管理区会列出刚生成的测试文件test_bench.tbw，如图1-15所示。图1-15选中decoder3_to_8_tbw文件，然后双击过程管理区的“SimulateBehavioralModel”，即可完成功能仿真。同样，可在“SimulateBehavioralModel”选项上单击右键，设置仿真时间等。例1的仿真结果如图1-16所示。从中，可以看出功能正确。图1-16（9）管脚适配（添加管脚约束文件*.UCF文件）通过sources窗口，Sourcesfor设置为实现Synthesis..，选中要适配的文件。双击处理窗的AssignPackagePins，该操作会提示生成一个.ucf文件，如图1-17所示。图1-17或者通过添加新文件方式，如图1-18所示图1-18点击next，完成后，在process窗口，双击createareaconstrains，如图1-19所示图1-19如图1-20所示，对每个管脚的位置进行设定，并进行保存。图1-12完成管脚的设定以后，仍可通过选中.ucf文件，双击editconstrainstext文件对管脚重新进行修改。如图1-21所示。图1-20（10）工程实现及产生位流文件后面步骤，位流下载设置，及其实验箱使用，待到第五实验室做实验进行介绍。3.实验报告要求：预习要求：（1）熟悉软件使用过程（2）写出3-8译码器的VHDL源程序。实验记录：（1）记录3-8译码器仿真波形。（2）说明试验中遇到问题及其解决方法，写出试验体会选中顶层文件双击进行实现操作双击产生.bit文件