PCIE-系统架构及物理层一致性测试

PCIE系统架构及物理层一致性测试2011/1/212高速信号完整性工程师培训课程PCIE系统架构PCIE2011/1/213高速信号完整性工程师培训课程PCIE协议的分层设备核心设备核心逻辑接口处理层（事务层）数据链路层物理层PCIE设备A设备核心设备核心逻辑接口处理层（事务层）数据链路层物理层PCIE设备B2011/1/214高速信号完整性工程师培训课程PCIE各层的主要功能•1.处理层/事务层(TransactionLayer):处理层按功能可以分为主要负责存储器，I/O，配置，消息事务的处理，具体动作包括地址空间的寻址，路由，流量控制，中断处理，端口以及虚拟通道的仲裁，QOS，高级电源管理，寄存器配置等。•2.数据链路层(DataLinkLayer):数据链路层主要是保证各链路完整的对数据进行传输，具体动作包括对处理层数据进行封包，链路层CRC检测，接收应答，链路层初始化等。•3物理层(PhysicalLayer)物理层又分为逻辑物理层和电气物理层，进行各链路的物理传输，具体动作包括对上层数据进行封包，字节拆分，加扰，8b/10b编码，链路定向和初始化，链路电源管理，复位，物理信号的传输等。2011/1/215高速信号完整性工程师培训课程系统发送/接收逻辑处理层数据包（TLP）头数据ECRC每条VC的发送缓冲区流控虚拟信道管理排序处理层数据包（TLP）头数据ECRC每条VC的发送缓冲区链路数据包序列TLPLCRC链路数据包(DLLP)ACK/NAKCRCTLP错误检查多路复用器链路数据包序列TLPLCRC链路数据包(DLLP)ACK/NAKCRCTLP重放缓冲区多路复用器内存，I/O,配置请求或消息请求发送发送接收物理数据包开始链路数据包结束编码并串转换差分驱动输出物理数据包开始链路数据包结束解码串并转换差分接收链路定向端口处理层链路层物理层2011/1/216高速信号完整性工程师培训课程物理层发送/接收逻辑发送缓冲区开始/结束/空闲/填充代码来自链路层的数据多路复用器字节拆分(通道N=0,1,2….31)扰频器8b/10b编码器并串转换扰频器8b/10b编码器并串转换N=0,1,2..N发送器本地PLL发送时钟N=0,1,2..NTXTX接收数据缓冲区去处开始/结束/空闲/填充字符和数据包检查字节反拆分(通道N=0,1,2….31)去扰频器8b/10b解码器串并转换/弹性缓冲区去扰频器8b/10b解码器串并转换/弹性缓冲区N=0,1,2..N接收器本地PLL接收时钟N=0,1,2..NRXRX恢复时钟恢复时钟发往链路层的数据控制字符D/K#D/K#D/K#D/K#D/K#D/K#D/K#D/K#D/K#D/K#2011/1/217高速信号完整性工程师培训课程物理层各部分逻辑功能-多路复用逻辑多路复用逻辑将来自缓冲区的数据包字符选通到字节拆分逻辑（仅在链路实现多通道数据传输时才需要），多路复用器的输入内容主要有以下四项：•1：发送数据缓冲区。选通时D/K#置为高电平。•2：开始/结束字符。这些控制字符被附加到每个TLP和DLLP的开始和结束位置。如STP,SDP;EndGoodTLP,EndBadTLP.此时D/K#信号被置为低电平。•3：有序集。有序集包括K字符和D字符。•4：逻辑空闲序列。在无数据发送时，链路会发送逻辑空闲字符，而不是让链路处于浮空状态，保证链路有信号切换，从而使接收器的PLL能与发送器时钟保持同步。它由D字符构成。2011/1/218高速信号完整性工程师培训课程物理层各部分逻辑功能-字节拆分逻辑•当一个端口实现有多条数据通道(lane)时，数据包的数据由字节拆分逻辑部件拆分到2,4,6,8,16,32条通道上。字符0字符2字符1字符4字符3字符6字符8字符5字符4字符7字符9字符0字符5字符2字符6字符10字符1字符3字符7字符11Lane0Lane3Lane1Lane2以PCIE4X为例2011/1/219高速信号完整性工程师培训课程物理层各部分逻辑功能-扰频器•扰频器可阻止发送数据流中重复模式的生成，重复模式会导致大量能量集中在某些离散的频率上，进而生成大量EMI噪音。通过加扰传输的数据可以消除重复模式如01010101等。•只对于TLP和DLLP相关的D字符应用加扰。•不加扰K字符和有序集中的字符。2011/1/2110高速信号完整性工程师培训课程物理层各部分逻辑功能-8b/10b编码器•8b/10b编码器将所有的8b数据按照编码表转换成10b的字符。•实现足够的01跳变，有利于时钟嵌入和时钟恢复。•确保信号DC平衡。•有利于错误检测(Runningdisparity)。•缺点是增加25%的开销。RawBinary101000000000000000000000101111118b/10bSymbol1001111010011000101101100010110101001010A0h00h00hBFhAverageValueofTransmittedSignalRawBinary8b/10bSymbol2011/1/2111高速信号完整性工程师培训课程物理层各部分逻辑功能-并串转换和时钟•8b/10b编码器以250MHz的频率将符号定时输出到该转换器，并串转换器则以2.5Ghz的频率定时输出串行比特流。•发送和接收都有本地时钟，本地时钟是由系统提供的100MHz的时钟，然后通过本地PLL实现倍频到250Mhz用于定时各个物理层逻辑，如字节拆分逻辑，扰频器等等。该PLL还生成送入并行到串行转换器的2.5Ghz的发送时钟。2011/1/2112高速信号完整性工程师培训课程物理层各部分逻辑功能-接收逻辑RXJHGFIEDCBA接收端恢复时钟SKIP,TS,FTS检测通道相位补偿延迟电路探测缓冲区控制本地PLL接收时钟/10插入或丢弃一定的Skip字符以实现接收时钟与本地时钟同步8b/10b解码器2011/1/2113高速信号完整性工程师培训课程物理层链路–Lane（1X,2X,4X,8X,16X)ComponentA50505050RXLogicTXLogicComponentB5050RXLogic5050TXLogicD+D-D+D-PrimarilyDigitalLogicPrimarilyDigitalLogicPrimarilyAnalogCircuitsPrimarilyAnalogCircuitsCCCCV_BiasAV_BiasBChannelSerDesSerDesGndBGndAEmbedClockRecoverClockSourceTermination75-500nFTranmissionLine2011/1/2114高速信号完整性工程师培训课程信号特性最小800mV,最大1.2VLVDS差分信令50单端,100差分端接2.5Gb/s数据率(NRZ编码:1.25GHz基波频率,50ps(20-80%)上升/下降时间嵌入式时钟,8B/10B编码De-emphasis去加重应用于高损耗(11-13.2dB)传输互连,弥补跳变边沿高频含量过度损耗,减低ISI抖动AC耦合–所以通过8B/10B编码控制“1”与“0”数目相等以达到DC平衡眼图,抖动与AC参数测量内置一致性测试码形,方便测量与验证眼图,抖动与AC参数–只需端接50W负载在连续的250个周期,测量抖动分布中值与最大值时间差60ps测量UI(300ppm),上升/下降时间,De-emphasis(3-4dB),共模差分输出电压,差分阻抗,回波损耗,Lane-to-Lane时延偏差等等扩频时钟SpreadSpectrumClocking(SSC)0至0.5%DownSpreading,调制频率:30-33kHzPCIEG1物理层信号特点2011/1/2115高速信号完整性工程师培训课程PCIEG1物理层信号特点De-EmphasisFequencyDependentLoss:基本上传输线是一低通滤波器,信号传输时高频的含量比低频含量损耗得更厉害,预加重是将信号的幅度在跳变时加大,在PCIExpress当中,规范要求跳变时的幅度比没有跳变时高3.5dB没有De-Emphasis,信号到达接收端时的情况2011/1/2116高速信号完整性工程师培训课程PCIEG1物理层信号特点De-Emphasis未有预加重前的原波形：StrongHighLogicHighLogicLowStrongLow信号跳变时增加幅度预加重后的波形：预加重：没有预加重：1010011111Pre-Emphasis增加跳变时的幅度为Pre-Emphasis减少不变时的幅度为De-Emphasis2011/1/2117高速信号完整性工程师培训课程PCIEG2物理层信号特点2011/1/2118高速信号完整性工程师培训课程PCIEG2物理层信号特点-Fullswingandlowswing2011/1/2119高速信号完整性工程师培训课程PCIEG2物理层信号特点-De-emphasis3.5dBand6dB2011/1/2120高速信号完整性工程师培训课程ThecompliancetestpointinDPOJET2011/1/2121高速信号完整性工程师培训课程PCIEBaseandCEMspecSerDesSerDesDeviceAIC封装BGA管脚印刷线路板铜差分线对TxRxTxRxSerDesSerDesDeviceBPCEIBasespecPCEICEMspecAddinCardSystemTransmitterReceiver2011/1/2122高速信号完整性工程师培训课程Cable/Expressmodule/ExpresscardspecVttGndZrtermZrtermSignal+Signal-ZvttHSSDC2(F)HSSDC2(M)VttGndZrtermZrtermSignal+Signal-ZvttHSSDC2(F)HSSDC2(M)Signal+Signal-SignalGndShown:1of2/8/24SignaltransmissionlinepairsHSSDC2ConnectorSerDesHostChannelAdaptorHSSDC2ConnectorSerDesTargetChannelAdaptorCableImpedanceMeasurements(CH-7.2.2)ReceiverInputimpedanceMeasurements(CH-6.5.1)TransmitterOutputimpedanceMeasurements(CH-6.4.3)TXRCV电缆线缆连接器SerDesSerDesDeviceATxRxTxRxSerDesSerDesDeviceBRev1.0CablespecRev1.0ExpressmodulespecRev1.0ExpressCardspec2011/1/2123高速信号完整性工程师培训课程PCIECEM规范的一致性测试方法•Sigtest方法：Intel提供的免费分析软件。•DPOJET方法：泰克根据PCISig规范制定的测试方法2011/1/2124高速信号完整性工程师培训课程Rev1.0a，Rev1.1，Rev2.0的区别•Rev1.0a与Rev1.1的区别主要是时钟恢复的算法，由于时钟恢复的算法差异会导致眼图和抖动测试结果的差异。Rev1.0a：•Sigtest的实现方法：从3500连续的UI中使用最小偏差法恢复出时钟，然后取其中心250个UI进行眼图和抖动分析，所有的眼图的边缘均以TIE的直方图的中心值为参考进行对齐，这样就得出Median-Max的抖动。用这种方法测试可以最大限度的减少当PCIE的参考时钟有无使用SSC（扩频时钟）时的测试结果的差异。•泰克的实现方法：用Smartgating的方法取窗口3500:250形成眼图，同时提供一个Scan的选项可以从捕获的数据中以100U