AD9854并行和串行驱动

AD9854并行和串行驱动AD9854简介AD9854最高支持300MHz的时钟速率，内置的倍频器能实现4到20倍的倍频，拥有48位可编程频率寄存器和14位可编程相位偏移寄存器以及12位可编程幅度调节寄存器，集成了12位的DAC，支持最高速率为10MHz的串行编程或者最高速率为100MHz的并行编程。如何使用AD9854内部和外部的更新时钟此功能是由一个双向的I/O管脚即20管脚和一个可编程的32位递减计数器来实现的。为了使输出波形能随着写入控制寄存器的值改变，需要提供给20管脚一个上升沿的时钟信号或者由内部的32位更新时钟来实现。默认模式设置为内部更新时钟（内部更新时钟寄存器赋逻辑高电平）。如果使用外部更新时钟模式，则内部更新时钟寄存器赋逻辑低电平。内部产生更新时钟可以通过编程32位更新时钟寄存器以及设定内部更新时钟寄存器赋逻辑高电平来实现。更新时钟递减计数器以1/2的系统时钟速率工作，从用户设定的32位值往下递减，当计数器的值为零的时候，DDS输出随着用户设定而更新，同时20管脚输出一个持续8个时钟长度的高电平。输出波形整形开关首先用户必须通过设定OSKEN（控制寄存器地址20h）逻辑高来使能数字乘法器。如果设定为低，则输出的波形是满幅的。除了设定OSKEN之外，还要设置OSKINT（也是在控制寄存器20h）。OSKINT逻辑高电平选择内部控制波形线性上升或者下降；逻辑低电平则使用12位的寄存器以便用户输出任意形式的幅度过渡波形（12位的控制寄存器位于地址21h到24h），每当斜坡速率递减计数器计数到零，输出一个脉冲，同时输出端叠加12位寄存器的值，同乘法器相乘后输出。30管脚为高电平实现输出波形由零到满幅的改变，为低电平则实现输出波形由满幅到零的改变。DA模块DA模块最大支持300M的采样速率，输出正弦波和余弦波。它们的最大幅值由56管脚的电阻RSET来决定。DA模块是输出电流最大值为20mA的电流输出模式，但是，输出电流为10mA能有最好的无杂散动态范围。RSET的值为39.93/IOUT，其中IOUT单位是安培。DAC输出电压范围为-0.5V~1V，超过这个范围将会引起DAC的失真和可能永久性的损坏。使用者需要选择一个合适的电阻使输出电压在规定的范围内。所有DAC之前都会有一个逆sinc滤波器，用来预偿输出幅度随着频率的变化，以达到平稳的输出。在滤波器之后有一个数字乘法器，用来实现振幅调节、振幅调制和振幅相移键控。可以为了节约电能，关闭逆sinc滤波器（控制寄存器地址20h，BypassInvSinvbit）和数字乘法器（控制寄存器地址20h,OSKENbit），只需把地址位置1。同时如果不需要DAC的时候也可以通过置DACPD为1（控制寄存器地址1D）。倍频器这是一个基于参考时钟的可编程锁相环倍频器，用户可以选择4~20之间的整数用来对输入时钟进行倍频。使用这个功能用户可以倍频15MHZ的时钟至300MHZ的内部时钟。控制寄存器地址1E的5比特可以用来设置倍频倍数。可以跳过倍频器，直接使用外部时钟。系统时钟由倍频器输出时钟或者由输入参考时钟决定，取决于倍频器是否使能。通过设置64管脚，可以选择单端输入或者差分输入。差分输入使能可以通过置68和69管脚为高电平，使能差分输入。输入差分信号的峰峰值最小要为800mV，其中心值可以在1.6V到1.9V之间变化。当64管脚置低，则是单端输入模式，同时68管脚必须置高或者置低，但不能悬空。并行模式置高70管脚可以使用并行模式，而置低70管脚可以使用串行模式。控制寄存器地址20的两个控制比特位只在串行工作模式下有效。当LSBfirst为高点平时，串行输入数据将从最低有效位开始读入；当为低电平时，串行输入数据将从最高有效位开始读入。当SDOActive为高电平时，SDO管脚即18管脚，成为从AD9854内部寄存器读取数据的输出管脚；为低电平时，则SDIO管脚即19管脚，成为一个双向串行数据输入输出管脚，同时18管脚将不在串行模式中起作用。AD9854操作模式描述AD9854一共有5个工作模式，需要通过控制寄存器中的三个比特位来选择工作模式。其工作模式见下表：在每个模式下，一些功能可能会允许使用，也可能被禁止使用。下表列出一些重要的功能及它们在某个模式下是否可用。单音模式（模式000）这是当AD9854复位时的默认工作模式，同时也可以在控制寄存器中选择。用来确定输出频率的相位累加器，通过一个48比特的频率控制字寄存器1来决定，其默认值是0。复位之后的默认值，定义了一个0HZ、相位为0的安全、无输出值的输出信号。下图画出了默认值到用户定义的频率（F1）的转换。频率控制字的值由下式决定：其中N是相位累加器的总比特位数（在这里是48），频率是以HZ来计算，而频率控制字是一个十进制数。一旦确定的FTW的十进制数，必须把它转换为二进制数的形式，即一个48比特的二进制数。频率的改变时相位连续的，也就是说，新的频率用上一个频率的相位累加值作为参考点，计算出新频率的相位累加值。单音模式允许用户使用下列功能：（1）拥有48比特精确度的输出频率；（2）12比特精确度的输出幅值；（3）14比特精确度的输出相位。、所有的功能都能通过并行模式和串行模式来实现。瞬变频移键控（模式001）当此模式被选择的时候，DDS的输出频率由频率控制字寄存器1和2以及29管脚的逻辑电平来实现。当29管脚为逻辑低电平时选择频率F1，当29管脚为逻辑高电平时选择频率F2。频率的改变是相位连续的和几乎瞬时的。如果频率F2不使能，则此模式和单音模式的效果是一样的。下图画出了此模式的示意图：频率在F1和F2之间的变化是瞬时的。渐变频移键控（模式010）此模式是频移键控的另一种方法，其中F1和F2之间的频率转变不是瞬时的，而是以一种频率“斜坡式”渐变的方式来实现，“斜坡式”渐变意味着其改变是线性的。无论是线性还是非线性的频率渐变，在频率F1和F2的转换之间会出现很多二者之间的中间频率。下图画出了一个线性渐变频移键控信号：渐变频移键控用渐变的频率代替瞬变的频率，可以比传统的频移键控提供更好的带宽限制。信号在频率F1和F2上的停留时间可以等于也可以远大于中间频率。用户可以控制在频率F1和F2上的停留时间，中间频率的数量和每个频率的时间。和瞬变频移键控不一样，渐变频移键控需要把最低的频率读入F1寄存器，把最高的频率读入F2寄存器。需要对若干个寄存器进行赋值用来指示中间频率的分辨率（48比特）及每个频率的停留时间（20比特）。同时，控制寄存器中的CLRACC1必须先进行切换（即低-高-低），用来保证频率累加器是从零初始状态开始的。对于渐变、非线性频率转换的情况，当频率转换会影响到所期望的输出时，必须重新对寄存器进行赋值。并行寄存器地址1A~1C由20比特的“渐变时钟”寄存器组成。这是一个倒数计数器，当它计数到零时输出一个脉冲。当每次29管脚的电平改变的时候，计数器都会启动。这个计数器以系统时钟的频率工作，最高能达到300MHZ。每两个脉冲之间的时间为：这里N是由用户决定的20比特的渐变时钟，N的范围是从1到（220-1）。这个计数器的输出作为48比特频率累加器的时钟，如下图所示：并行寄存器地址10~15是频率间隔控制字寄存器，由48比特的二进制数组成。每次收到计数器输出的脉冲，这48比特的二进制数就被累加到累加器的输出。接着，F1或F2的频率控制字加上或减去累加器的输出，然后反馈到48比特的相位累加器，使输出的正弦或余弦信号的波形有相位的阶跃。照这样，通过29管脚的逻辑状态，输出频率可以渐变的上升或下降。改变的频率是20比特渐变时钟的函数。每当目标频率达到的时候，渐变时钟就会暂停，停止了频率累加的过程。通常来说，频率间隔控制字相对于F1和F2频率控制字来说会小很多。控制寄存器包含一个三角比特位，其位于并行寄存器地址1F。在模式010中置这个比特位为高将会引起频率在F1和F2之间的自动渐变上升和渐变下降。下图是示意图：实际上，当三角比特位置高的时候，29管脚的逻辑电平已经不产生作用了。这个功能可以实现频率从F1到F2的线性变化，然后再从F2线性变化到F1，在每个频率的停留时间是一样的。在渐变频移键控模式下，有另外两个使能的比特位。CLRACC1，位于控制寄存器地址1F，如果置高，将会在一个系统时钟间隔产生一个可重触发的短脉同时清零48比特的频率累加器。如果CLRACC1一直为高电平，在每个更新时钟上升沿都会产生一个短脉冲。这样的结果是打断目前的频率渐变，使频率复位到起始频率，F1或者F2，同时频率开始渐变上升或者下降。尽管已经达到目标频率F1或F2的情况下，这种情况仍然出现。CLRACC2，位于控制寄存器地址1F，可以用来清零频率累加器和相位累加器。当这个比特位置高时，输出是0HZ的信号。如果想回到之前的状态，CLRACC2需要置低。调频（模式011）这个模式也称为脉冲调制。下图代表了分辨率较低的非线性调频，旨在说明改变渐变频率和频率间隔控制字导致的不同“斜率”。基本的频率调制步骤：（1）对频率控制字1进行赋值，给其一个起始频率，并行模式下位于控制寄存器地址4~9；（2）对频率间隔控制字进行赋值，决定阶跃分辨率，是一个48比特的二进制补码，并行模式下位于控制寄存器地址10~15；（3）对频率改变的频率进行赋值，是一个20比特的渐变时钟，并行模式下位于控制寄存器地址1A~1C；（4）接着，20管脚的一个上升沿将更新所有寄存器值。如果48比特的频率间隔控制字是负数（即最高有效位为1），则频率将会从频率控制字1开始下降；如果是整数（即最高有效位为0），则频率将会从频率控制字1开始上升。和渐变频移键控一样，CLRACC1和CLRACC2使能，效果与渐变频移键控一样。另一个只有在调频模式下才使能的功能是HOLD管脚，即29管脚。这个功能会终止计数器，停止频率累加器的累加，结果是暂停调频功能，使频率保持在HOLD管脚拉高前的值。当HOLD管脚回到低电平，计数器使能，继续实现调频功能。在暂停的时候，用户可以改变任何可编程寄存器的值，但是，计数器继续工作的时候必须回到先前的计数值，直到计数到0，然后读入寄存器的值。下图表示上述这种情况：二进制移相键控（模式100）二进制相移键控是指在两个可编程的14比特相位偏移寄存器中的选择，将会对I路和Q路两路信号产生相同的影响。29管脚的逻辑状态，即BPSK管脚，控制着相位调整寄存器1和2之间的选择。当低电平时，选择相位调整寄存器1；当高电平时，选择相位调整寄存器2。下图说明了相位变化的情况：基本的二进制相移键控的编程步骤：（1）首先对频率控制字1进行编程，给其一个载波频率；（2）对相位调整寄存器1和2进行赋值，给其一个合适的14比特相位控制字；（3）通过29管脚选择使用的相位偏移；（4）当更新脉冲到来时使能寄存器值。如果只是相让输出信号产生相位偏移，则只要选择单音模式就行，同时对相位调整寄存器1进行赋值。并行开发模式当S/PSELECT管脚置高时，即选择并行开发模式。并行模式下有6位地址位、8位双向数据位、独立的读写控制输入，这些组成了输入/输出端口。并行模式下可以以100MHZ的数据速率工作。控制寄存器表格如下：串行开发模式当S/PSELECT管脚置低的时候，串行开发模式使能。串行模式最高支持10MHZ的数据输入速率。其中几个有作用的管脚如下：并行和串行开发模式主要都是对控制寄存器进行赋值。在串行模式下通信主要分为两个阶段。阶段一是写入指令，写入时间和SCLK的第八个上升沿一致，阶段二是通信阶段。阶段一定义的数据是读入还是读出，并指出了读写寄存器的地址。寄存器地址列表如下：在完成一个通信周期之后，接着出现8个SCLK的上升沿，然后开始下一个通信周期。除此之外，IORESET管脚的高电平会马上结束当前的通信周期。当IORESET低电平时，还要出现8个SCLK的上升沿，接着开始下一个通信周期。所有的数据都是在SCLK的上升沿读入，所有的数据都是在SCLK的下降沿读出。下图对于理解串行开发模式有一定作用：各个