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ADS1298用于生物电位测量的低功率，8通道，24位模拟前端威尔逊中心电位（WCT）和胸导在标准的ECG12导联中，定义WCT电压为右肢（RA），左肢（LA），和左腿（LL）电极的平均值。这个电平用作胸导测量的参考电平。ADS1294/6/8有三个内置低噪声运放产生WCT电平。图47所示为实现框图。芯片提供灵活的选择方式从八个信号（IN1P-IN4N）中任意选取一个输入到运放产生电平。因此允许RA，LA，和LL电极根据导联结构连接到前四通道任意输入。WCT电路的三个运放可通过寄存器设置独立掉电。使两个运放上电，可在WCT脚产生任意两个电极的平均电平。一个运放上电可提供WCT脚的缓冲电极电平。注意：WCT运放有驱动强度限制所以需要使用缓冲如果用来驱动一个低阻抗负载。当使用WCT缓冲中任意1，2或3个查看表5的性能指标。如表5所示，当超过一个WCT运放掉电总噪声降低。噪声降低是由于噪声平均值被运放输出端网络结构影响。单个缓冲掉电节省的功率可忽略不计因为主电路结构是三个运放共用的。WCT节点的带宽被RC网络限制。这个内部共用网络由三个30K电阻和一个80pF电容组成。需要说明的是要达到最佳性能要在外部增加100pF电容。如表5所示，有效带宽取决于掉电运放数目。WCT只能用来驱动非常高阻抗的输入（通常大于500M）。典型应用是将WCT信号接入ADS1294/6/8的反相输入作为胸导信号参考。如前文所提，三个WCT运放可以连接八个模拟输入的任意一个。运放的输入信号被斩波取样，其斩波频率随ADS1294/6/8的数据速率而变。斩波频率与最大数据速率比为1：1。例如：数据速率为32kSPS时，斩波频率是32KHz。斩波频率在数据速率为四个比较低的等级时（即4kSPS，2kSPS，1kSPS，500SPS）固定为4KHz。斩波频率在WCT运放输出端显示为基于直流电平的一个小方波。方波的幅度是运放的偏移电压典型值是5mVpp。这个作为斩波指示的人为设定方波是带外信号因此不会影响到ECG测量。斩波功能导致结果是，WCT运放管脚的输入漏电流随数据速率增加而增加，在输入共模电压接近0V（AVSS）处，如图48所示。说明：如果通道的输出连接到WCT运放（例如，导联V）连接到某个PACE运放用作外部起搏脉冲指示，PACE运放输出人为设定的斩波。起搏脉冲指示ADS1294/6/8提供了灵活的起搏脉冲指示模式通过软件或外部硬件结构。实现软件模式需要提供32KSPS的采样率。实现外部硬件结构需输出PGA的两个输出：TESTP_PACE_OUT1和TESTN_PACE_OUT2。说明：如果WCT运放连接到信号通道，使用者看到的开关噪声是斩波导致；细节可在威尔逊中心电端（WCT）处看到。软件模式使用软件模式，芯片必须确保工作速率至少8KSPS才能捕捉到最快的脉冲。这样，数字信号处理系统才能识别起搏脉冲。软件模式为使用者使用软件编程识别起搏脉冲提供了最大的灵活性。这在起搏器的发展过程中变的更加重要。测量快速起搏脉冲时需考虑到两点：1.PGA带宽见表6.2.对于输入发生的跃阶变化，数字抽取滤波器需要3*tDR处理时间。PGA带宽决定了可用的增益设置，建立时间决定了芯片必须使用的数字速率。外部硬件模式使用软件模式的一个缺点是所有信号通道要工作在更高的数据速率下。在本系统中，ADS1294/6/8提供了选择输出PGA。外部硬件电路可用作起搏脉冲指示。脉冲指示逻辑通过GPIO管脚反馈入芯片。GPIO数据通过SPI口传输。通过PACE寄存器位设置选择八通道中的两个，一个偶数位，一个奇数位。在差分转单端的变换中，存在0.4衰减系数。因此，PACE通道总增益是（0.4*PGA_GAIN）。PACE输出信号TESTP_PACE_OUT1和TESTN_PACE_OUT2分别与TESTP和TESTN多路复用。PACE寄存器的[4:1]位设置通道选择。如果脉冲指示电路不用，通过PACE寄存器的/PD_PACE位关断pace运放。说明：如果通道的输出连接到WCT运放（例如，导联V）连接到某个PACE运放用作外部起搏脉冲指示，PACE运放输出人为设定的斩波。细节可在威尔逊中心电端（WCT）处看到。右腿驱动（RLD直流偏置电路）右腿驱动电路是一种在ECG系统中抑制电源及其他信号包括荧光灯共模干扰的方式。RLD电路测试被选电极的共模信号并通过反相共模信号驱动人体产生负反馈回路。负反馈回路根据回路增益降低共模增益。基于回路中不同的极点要针对用户系统具体使用稳定回路。ADS1294/6/8内含选择通道的多路选择器和一个可操作运放。所有的运放端管脚可用，包括用户可自行选择反馈回路使用元件。图54所示电路为RLD偏置电路所有功能连接。右腿驱动参考电压可选择内部产生或通过外部分压电阻提供。选择内部或外部作为RLD回路的参考电压由寄存器COFIG3的RLDREF_INT位写入决定。如果RLD功能不用，运放通过PD_RLD位关断。这个寄存器位也在菊花链模式中使能关断运放但对于RLD只对RLD运放有效。RLDIN的功能在输入多路复用部分有详细解释。在起动运行部分的右腿驱动部分有一个使用RLD运放的示例程序。导联脱落指示病人的电极阻抗会随时间衰减。必须时时监测这些电极连接以确保当前连接正常。ADS1294/6/8的导联脱落功能模块从各种导联脱落指示策略中为用户选择了有效灵活的模式。虽然称为导联脱落指示，实际是指电极脱落指示。基本原理是输入一个激励信号并查看电路状态来确认电极是否脱落。如图52导联脱落指示功能模块框图所示，本电路提供两种不同的方法确认电极连接状态。两种方法的差别在于激励信号在频率中所占比例。导联脱落可有选择的用于每一个通道通过设置LOFF_SENSP和LOFF_SENSN。同时，可关断内部激励电路只使能监测电路。直流激励信号在这个模式下，导联脱落指示激励是一个直流信号。如图50，直流激励信号可以来自上拉/下拉电阻或电流源。通过寄存器LOFF的VLEDA_OFF_EN位设置选择。通道的正向上拉到电源，反向下拉到地。上拉与下拉电阻可通过寄存器LOFF_FLIP的设置进行交换（如图51所示）。在使用电流源时，电流大小通过寄存器LOFF的ILEAD_OFF[1:0]设置。相比于10M的上/下拉电阻电流源可提供更高的输入阻抗。导联脱落指示可通过查看芯片输出数字编码或使用片上比较器监测输入电压。如果任何一个电极脱落，上位电阻或下拉电阻使电流灌入通道。通过查看输出编码可以判断p或n通道是否脱落。要指出是哪一个电极脱落，必须使用比较器。监测输出电压用到一个比较器和一个4位DAC，DAC精度由寄存器LOFF的COMP_TH[2:0]位设置。比较器的输出存储在寄存器LOFF_STAUSP和LOFF_SATUSN中。这两个寄存器可当做输出数据流的一部分。（见SPI接口中的DateOutputProtocal（DOUT））。如果不使用直流导联脱落，可通过寄存器CONFIG4的PD_LOFF_COMP位设置使导联脱落比较器掉电。在GuidetoGetUpandRunning中的Lead-Off一节有开通导联脱落指示的示例。交流导联脱落SPI接口SPI兼容的串行接口由四个信号组成：/CS，SCLK，DIN和DOUT。接口读取转换数据，读写寄存器，并控制ADS1294/6/8的操作。/DRDY输出用作状态信号指示数据已经准备好了。当新的数据可用时/DRDY转为低电平。片选（/CS）片选（/CS）选择ADS1294/6/8为SPI通讯模式。在串行通讯期间/CS必须保持为低电平。当串行通讯结束后，至少须等待四个tCLK周期才可将/CS转为高电平。当/CS为高时，串行接口复位，SCLK和DIN数据无效，并且DOUT为高阻态。当数据转换完成输出/DRDY，而不必关心/CS信号状态。串行时钟（SCLK）SCLK是串行外围接口（SPI）的串行时钟，用作向芯片移入指令和移出数据。串行时钟（SCLK）是一个施密特触发输入且是ADS1294/6/8上数据通过DIN和DOUT输入输出时钟。尽管输入有滞后现象，仍推荐SCLK尽可能保持干净避免毛刺防止意外故障发生时钟事件。SCLK的最大绝对值详见表SerialInterfaceTiming。当指令随SCLK移入芯片，要确保芯片已处理SCLKs全部设置。若未处理将导致芯片的串行接口变为未知态，可通过设置/CS为高电平恢复。对于一个信号转换，SCLK的最小速度取决于通道数，分辨率位数和输出数据速率。芯片工作于RDATAC模式或因数据需求处理一个RDATA指令下都可进行数据检索。此时SCLK速率受限于RDATAC。对于RDATA指令，如果数据必须在两个连续的/DRDY信号间读取速率受限。以上为假设在数据采集时没有其他指令需处理。数据输入（DIN）ADS1294/6/8的数据输入管脚（DIN）伴随SCLK使用（编码指令和寄存器数据）。芯片在SCLK下降沿锁存DIN数据。数据输出（DOUT）数据输出管脚（DOUT）用作随SCLK从ADS1294/6/8读取转换和寄存器数据。DOUT上的数据在SCLK的上升沿移出。当/CS为高电平时DOUT为高阻态。在连续读取模式下（更多细节见SPICommandDefinitions），DOUT输出线路也指示了何时新的数据可用。这个特性可以最小化芯片和系统控制之间的连接数。图32所示为ADS1298数据输出框图。数据检索数据检索可用两种方式中的一个完成。连续读取数据指令（详见RDATAC：ReadDataContinuous）用作设置芯片工作在连续读取数据模式无需再发送编码。读数据指令（见RDATA：ReadData）只能从芯片读取一次输出数据（更多细节见SPICommandDefinitions）。转换数据读取是通过移出DOUT上数据。DOUT上的数据最高有效位MSB在时钟SCLK的第一个上升沿输出。/DRDY在SCLK第一个上升沿变为高电平。在整个读操作过程中DIN保持低电平。输出数据位数取决于通道数和每个通道数据位数。对于ADS1298，输出数据位数是（24状态位+24位*8通道）=216位。24状态位的格式是：（1100+LOFF_STATP+LOFF_STATN+GPIO寄存器[4：7]位）。每个通道数据的格式是两个补码和一个MSB。当使用用户寄存器设置某个通道掉电时，相应的通道输出0。但是，通道输出顺序保持不变。对于ADS1294和ADS1296，分别设置最后四个和两个通道输出0。ADS1294/6/8具有一个多次读取特性。数据可被读出多次通过提供多个SCLK，在这种情况下MSB数据位在读出最后一位后重复。对于多次读取/DAISY_EN位必须在寄存器CONFIG1中设置为1。数据收发准备状态（/DRDY）/DRDY为输出。当它变为低电平表示新的转换数据已进入准备状态。数据收发准备状态信号发出后/CS无效。/DRDY的状态由芯片决定，无论芯片是工作在RDATAC模式还是RDATA指令用作即刻读取数据。（更多细节见SPICommandDefinitions中的RDATAC：ReadDataContinuous和RDATA：ReadData）。当在RDATA指令下读取数据，读操作可在下个/DRDY有效时进行而不会丢失数据。START管脚或START指令用作启动芯片无论是在正常数据捕捉模式或脉冲数据捕捉模式下。图33所示是数据检索中/DRDY，DOUT和SCLK间的关系（前提为ADS1298具备24位分辨率数据速率可选）。在SCLK的上升沿DOUT锁存输出，SCLK下降沿/DRDY拉高。说明：/DRDY在SCLK第一个下降沿变为高电平不用关心芯片是否已恢复数据或指令从DIN脚送入。GPIOADS1294/6/8在普通模式下有四个可用的通用数字I/O（GPIO）。寄存器的GPIOC位可分别配置数字I/O为输入或输出。GPIO寄存器的GPIOD位控制管脚的电平。当读取GPIOD位，读到的是管脚的逻辑电平，不管此时管脚设置的是输入还是输出。当配置GPIO管脚为