8位全加器的设计

二、实验原理：一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出与相临的高位加法器的低进位输入信号相接。4位全加器采用VHDL语言输入方式进行设计，将设计的4位全加器变成一个元件符号，在8位全加器的设计中进行调用。三、实验内容和步骤：1.采用VHDL语言输入方式设计4位全加器（1）打开QuartusII，执行File|New，在New窗口中的DeviceDesignFiles中选择VHDLFiles，然后在VHDL文本编译窗中输入程序。执行File|SaveAs，找到已设立的文件夹，存盘文件名应该与实体名一致。（2）将设计项目设置成可调用的元件选择File→create/update→createsymbolFilesforcurrentfile命令，将转换好的元件存在当前工程的路径文件夹中。2.采用原理图输入方式设计8位全加器（1）打开QuartusII，执行File|New，选择blockdiagram/schematicfile，在原理图编辑窗口中连接好8位全加器电路图（注意元件的调用），存盘。（2）创建工程：执行File|NewProjectWizard，选择目标芯片。（3）编译：执行Processing|StartCompilation命令，进行编译。（4）引脚锁定：在菜单Assignments中选AssignmentsEditor按钮，先单击右上方的Pin，再双击下方最左栏的“New”选项，弹出信号名栏，锁定所有引脚，进行编译，存盘。选择编程模式1，键2、键1输入8位加数，键4、键3输入8位被加数，键8输入进位cin，数码管6/5显示和，D8显示进位cout。5.编程下载及验证：执行Tool|Programmer命令，选择program/config；执行start，进行验证，记录结果。4位全加器的参考源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder4bISPORT(cin:INSTD_LOGIC;a,b:INSTD_LOGIC_VECTOR(3DOWNTO0);s:OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout:OUTSTD_LOGIC);ENDENTITYadder4b;ARCHITECTUREartOFadder4bISSIGNALsint,aa,bb:STD_LOGIC_VECTOR(4DOWNTO0);BEGINaa='0'&a;bb='0'&b;sint=aa+bb+cin;s=sint(3downto0);cout=sint(4);ENDart;触发器功能的模拟实现三、实验内容：基本RS触发器、同步RS触发器、集成JK触发器和D触发器同时集成在一个芯片上，实现的原理图如下：输入信号Sd、Rd对应的管脚接按键开关，CLK1、CLK2接时钟源（频率5Hz）；J，K，D，R，S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯。2、编译设计3、仿真设计4、引脚锁定：clk2——PIN_10，clrn——PIN_10，d——PIN_7，j——PIN_5，k——PIN_6，r——PIN_4，rd——PIN_2，s——PIN_3，sd——PIN_1，clk0——PIN_7,nqd——PIN_38，nqjk——PIN_36，nqrs——PIN_32，nqrsc——PIN_34，qd——PIN_37，qjk——PIN_35，qrs——PIN_11，qrsc——PIN_335、编程下载及验证四、实验报告：填下列表格（一、二、三、四）表一：基本RS触发器输入输出说明RdSdQNQ01101100表二：同步RS触发器输入输出说明RSCLK1RdSdQnQn+1Qn-1XXX10XXX01XXX00XX01100111011111011111111表三：D触发器输入输出DCLK2RdSdQNQXX01XX10XX00X011X1110↑111↑11表四：JK触发器输入输出JKCLK1RdSdQnQn+1NQn+1XXX01XXX10XXX00XX011XX11100※1101※1110↓1111↓11组合逻辑电路的设计一、实验目的１、掌握组合逻辑电路的设计方法。２、掌握组合逻辑电路的静态测试方法。３、熟悉FPGA设计的过程，比较原理图输入和文本输入的优劣。二、实验的硬件要求１、输入：按键开关（常高）４个；拨码开关４位。２、输出：LED灯。３、主芯片：CycloneFPGA：EP1C3TC144C8。三、实验内容１、设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于５时，判别电路输出为１，反之为０。２、设计四个开关控制一盏灯的逻辑电路，要求改变任意开关的状态能够引起灯亮灭状态的改变。３、设计一个优先排队电路，排队顺序如下：A=1最高优先级;B=1次高优先级;C=1最低优先级要求输出端最多只能有一端为“１”，即只能是优先级较高的输入端所对应的输出端为“１”。四、参考原理图1、实验内容1的原理图如下图所示：2、实验内容2的原理图如下图所示：3、实验内容3的原理图如下图所示：五、实验报告要求1、对于原理图设计要求有设计过程。2、详细论述实验步骤。