8位硬件加法器的设计

实验一8位硬件加法器的设计1实验目的学习8位硬件加法器的设计，进一步学习电路的仿真验证和硬件测试。2实验内容本实验的内容是建立一个8位硬件加法器，并在SmartSOPC实验箱上进行测试，由KEY1--KEY4输入被加数和加数，并在数码管1--4上显示，KEY5输入进位位，并由LED1指示。计算结果在数码管7--8上显示出来。3实验原理加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。4实验步骤（1）启动QuartusⅡ建立一个空白工程，然后命名为adder8.qpf。（2）新建VerilogHDL源程序文件adder.v，输入程序代码并保存，对代码进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。（3）将adder.v转为图形设计文件。（4）将key_led.bsf、key_led.v拷贝到工程目录。（5）新建图形设计文件（顶层模块）命名为adder_top.bdf并保存。按下图接好电路。（6）选择目标器件并对相应的引脚进行锁定，在这里缩选择的器件为Altera公司Cyclone系列的EP1C12Q240C8芯片。将未使用的引脚设置为三态输入（一定要设置，否则可能损坏芯片）。引脚分配如下：信号引脚信号引脚信号引脚seg[0]169dig[0]160key[0]121seg[1]170dig[1]159key[1]122seg[2]167dig[2]162key[2]123seg[3]168dig[3]161key[3]124seg[4]165dig[4]236key[4]125seg[5]166dig[5]237clock28seg[6]163dig[6]238seg[7]164dig[7]239（7）将adder_top.bdf设置为顶层实体。对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误直至编译成功为止。（8）连接硬件、下载程序。①将实验箱配置的连线将核心板上PACK区的引脚236、237、238、239、分别与数码管显示区的COM3(DIG_COM)的DIG4~DIG7相对应连接。②将AlteraByteBlasterII下载电缆的两端分别接到PC机的打印机并口和QUICKSOPC核芯板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到FPGA器件中。按下按键键改变加数和被加数，观察数码管有何变化。5实验报告（1）实验程序；（2）实验心得和体会。