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1MOSC-V技术陈永珍2001-03-14初稿2002.4.15修改引言在集成电路特别是MOS电路的生产和开发研制中，MOS电容的C-V测试是极为重要的工艺过程监控测试手段，也是器件，电路参数分析和可靠性研究的有效工具。MOSC-V技术包括：（1）MOS电容的高频电容-电压测试（即CH-V）,用以测量氧化物中的有效电荷数QOX/q密度和可动离子密度Nm（与温偏试验配合）；（2）准静态甚低频CL-V测试，以测定Si/SiO2界面陷阱密度Dit；在高温下可以测量可动离子密度Nm；（3）瞬态CH-t测试。以测量半导体表面空间电荷区中的少子产生寿命τg和表面复合速度S；（4）脉冲高频CH-V测试。可测定半导体表面附近的掺杂剖面N-w；（5）TDDB（与时间相关的介电质击穿）技术。用来分析器件失效，主要涉及到氧化物中的陷阱行为：陷阱密度Not、陷阱的充放电和陷阱的产生。陷阱特性直接影响超大规模集成电路的可靠性和稳定性。一理想MOSc-v特性要了解如何通过测试的MOS电容C-V曲线，确定MOS结构参数和电学性质，得首先了解理想的MOS电容的C-V特性。理想的MOS结构（见图1b），即氧化物电荷Qox=0，金属功函数差Фms=0。MOS结构的电容C是氧化层电容Cox和半导体空间电荷电容Csc的串联，见图1b的等效电路。图1（a）MOS结构,（b）MOS电容的等效电路于是有：1C=1Cox+1Csc(1)或C=Cox/[1+（Cox/Csc）]（1ˊ）其中氧化层电容Cox由氧化层厚度tox确定，即Cox=ε0·εox/tox（2）ε0为真空电容率，εox为氧化物介电常数，Cox与偏压V无关。而半导体空间电荷电容Csc为：Csc=dQsc/dΨsΨs是Si表面势，设SiO2上的电压为Vox，则有：SiO2Vn-SiMCoxCsc（b）（a）2V=Vox+Ψs（3）Qsc是半导体中的空间电荷密度，对于非简并情况，由平衡理论求得P0·（1－e-us）＋n0·（eus－1）Csc=[q2·ε0·εs/（2·K·T）]1/2—————————————————（4）[P0·（e-us＋us－1）＋n0·（eus－us－1）]1/2式中Us=q·Ψs/(K·T)，q是电子电荷，T是绝对温度，K是波尔兹曼常数，εs是硅的介电常数。对于n-Si，n0=N=ni·eUF，p0=ni·e-UF。UF=q·φF/(K·T)，φF是费米势，ni是本征载流子密度。可见Csc是掺杂密度N的函数，并随表面势Ψs变化。因此，MOS电容C随栅压V变化。下面以n-Si为例，介绍MOS电容如何随偏压变化。（一）理想高频C-V特性1、平带时，即V=0时，Ψs=0，（能带平出，见下图），Qsc=0EcMEFVEiMSiO2n-SiEvMOS结构示意图V=0时，nMOS结构能带示意图但Csc=Cs0=dQsc/dΨs≠0由（4）式可导出Cs0=[q2·ε0·εs·N/(K·T)]1/2（6）从而得MOS电容的平带电容CFB（N，tox）=Cs0·Cox/（Cs0+Cox）（6＇）即CFB可由氧化层厚度tox和硅掺杂密度N计算出，见图2。0.00E+002.00E-114.00E-116.00E-118.00E-111.00E-101.20E-101.40E-10-5-4-3-2-1012345VC(pF)高频低频Ψs0Ψs0ψS=2φFCFB(ψS=0)CminψS=φFCoxn-SiSiO2图2、理论的C-V特性32V＞0时，V↑，Ψs↑,硅表面能带下弯，见下图。半导体表面电子电荷随表面势Ψs指数增加。从（4）式得空间电荷电容为Csc=[q2·ε0·εs·N/（2·K·T）]1/2·eq·Ψs/(2·K·T)（7）可见，Csc也随表面势Ψs指数增加。当V足够大时，Si表面强积累，Csc》Cox，于是C=Cmax=Cox/（1+Cox/Csc）=Cox（7ˊ）强积累的电容不随偏压变化，等于氧化层电容。见图2（V＞0时的C-V曲线）。EcEFEiEvΨs＞0时的能带示意图33当V＜0时Ψs＜0，硅表面能带上弯，见下图。半导体表面电子耗尽，半导体空间电荷电容即为耗尽层电容Csc=ε0·εs/W（8）耗尽层厚度W=[2·ε0·εs·∣Ψs∣/(q·N)]1/2（8ˊ）随着∣Ψs∣增加，W增加，Csc下降，总的MOS电容C下降（见图2）。EcEFEiEvΨs＜0时的能带示意图4当∣Ψs∣≥|φF|时半导体表面开始反型，出现少子空穴电荷Qp。这时的空间电荷为：ΨsΨs4Qsc=Qp+q·N·W因为少子不能响应高频信号，Qp对Csc无贡献。但它部分屏避外电场，使W随V的变化速度减慢，C-V曲线斜率变小，见图2（|φF|＜∣Ψs∣＜2|φF|之间的C-V曲线）。5当∣Ψs∣≥2|φF|时（见下图）Si表面强反型，Qp完全屏避外电场。耗尽区宽度不再随偏压变化，而达到最大值。将∣Ψs∣=2|φF|代入（8）式得W=Wmax=[4·ε0·εs·|φF|/（q2·N）]1/2（9）空间电荷电容达到最小值：Csc=（Csc）min==ε0·εs/Wmax（10）因而MOS电容达到最小值：C=Cmin（N，tox）=Cox·（Csc）min/［Cox+（Csc）min］（11）EcEFEiEvWmaxΨs=2φF时的能带示意图可见最小电容Cmin是氧化层厚度tox和Si本体掺杂密度N的函数，不再随偏压变化，见图2（∣Ψs∣≥2|φF|的电容曲线）。对于给定的N，tox，由以上相关各式可以计算出理论的高频C-V曲线，如图2中的兰色的高频C-V曲线。（二）理论低频c-v曲线1理论低频C-V曲线MOS电容不仅是偏压的函数，也是测试信号频率的函数。以上讨论中，因少子（空穴）不能响应高频信号，对电容无贡献。但当信号频率足够低时，少子能响应测试信号，对MOS电容有贡献，其等效电路如下图。图中，CD是耗尽层电容，Cp是少子空穴对电容的贡献。于是，空间电荷电容Csc＝CD＋Cp，MOS低频电容CL可以表示为1/CL＝1/Cox＋1/（CD＋Cp）（12）Ψs5CoxCDCpMOS电容的低频等效电容反型后，由（4）式给出：Cp=［q2·ε0·εs·p0/（2·K·T）］1/2·e—q·ψs/（2·K·T）（13）即少子电容Cp随表面势Ψs（负值）的绝对值的增加而指数增加。当|Ψs|＞2|ΦF|时，Cp》Cox＞CD，则CL=Cox，见图2。由（4）、（12）（13）式计算出理论低频CL-V曲线，如图2中红色的低频C-V曲线。由于Si材料及氧化工艺的改进，Si表面空间电荷区中少子产生寿命てg可达ms量级。即使信号频率为几周/s，少子也只能部分响应低频信号，即C-V曲线向高频过渡。要实现如此低频（≤1HZ/S）信号的测试是很难的（1/ωC容抗大，干扰大）。为此，广泛采用准静态技术以实现甚低频C-V测试。2、准静态甚低频C-V曲线在极慢的斜坡电压下，MOS电容的位移电流iC可以写为：ic=dQ/dt=(dQ/dV)·（dV/dt）若V是线性斜坡电压，即V=V0+α·t，则dv/dt=α为常数。只要α足够低，Si表面的多子和少子均能响应斜坡电压，即C=dQ/dV为甚低频电容CL,于是：ic＝αCL（14）由于α～0.01v/s,C～e-10F,ic在10-12～10-11A之间.可见所测电流甚小。这要求:斜坡电压线性度好,即α为常数；MOS电容的漏电流应小于10-13A。二实际MOS电容的C-V特性—C-V技术的应用1由MOS电容的最大值确定介质膜厚度1）由Cmax确定介质膜厚度由理论MOS特性知道，在强积累区，MOS的电容达到最大值并等于氧化层电容，即C=Cmax=Cox=A·ε0·εox/tox于是栅氧化层厚度tox由测试的最大电容确定:tox=A·ε0·εox/Cmax(15)式中A为电容栅面积，ε0为真空电容率，εox为SiO2介电常数。对于重掺杂衬底的MOS电容或Poly-Si之间，Al—Poly-Si之间及Al—Al之间的介质结构，它们相当于平行板电容器，只要测出其电容值C（与偏压无关），便可计算出介质膜的厚度ti：ti=A·ε0·εi/C（15＇）这里εi是该介质膜的介电常数。2）Cmax测试误差实际测试中，由于样品制备不当或测试原因，可能引入串联电阻R，它使测试的电容6Cm小于待测样品的电容C（这里C=Cmax）。Cm与C和R的关系如下：Cm=C/（1+R2·ω2·C2）（16）其中ω=2πf是测试信号的角频率。图3给出了以R为参变量的Cm-C曲线。可以看出，存在串联电阻时，待测的电容越大，测试误差越大；串联电阻越大，测试误差越大。因此要尽可能减小或消除串联电阻效应的影响［1］。一方面要减小MOS电容的栅电极面积（使Cmax≤500pf）。但考虑到边缘效应和杂散电容的影响及面积小引起的串联电阻增加，不宜将面积作得太小。另一方面要尽可能减小串联电阻，方法是：（1）减小体串联电阻，采用较低电阻率的硅衬底。考虑到电阻率对MOSC-V的调制作用，电阻率不宜太低。一般应大于1Ωcm，小于20Ωcm.若需测高电阻率Si上的MOS电容，需在较低电阻率硅片上外延所需高电阻率的外延片，再在其上制作MOS电容。（2）减小接触电阻：衬底采用欧姆接触，或采用大电容耦合（背面保留SiO2，并蒸一层Al）；栅电极用Al，重掺杂Poly-Si或Hg均可以。（3）尽可能减小测试夹具和引线电阻。当测试的积累区电容等于或接近氧化层电容时，串联电阻效应可略。也可以由下式进行修正[1]。C=［（1/Cm）±（1/Cm2—4·R2·ω2）1/2］/（2·R2·ω2）（17）0100200300400500600700800900100002004006008001000C(pF)Cm(pF)R=0ohmR=50ohmR=100ohmR=200ohmR=500ohmR=1000ohmR=0ohmR=50ohmR=100ohmR=200ohmR=500ohmR=1000ohm2由高频MOS电容的最小值确定硅衬底掺杂浓度1）由归一化最小电容Cmin/Cox确定N由（9），（10），（11）式得归一化最小电容：Cmin/Cox=1/｛1+［εox/（εs·tox）］·［4·ε0·εs·K·T·ln（N/ni）/（q2·N）］1/2｝（18）和最大的耗尽层宽度：Wmax=εs·tox/εox·［1/（Cmin/Cox）—1］（19）式中tox，εox，和Cox分别为SiO2膜厚度，介电常数和氧化层电容；N，ni和εs分别为Si的掺杂密度，本征载流子密度和介电常数；ε0为真空电容率，K是波尔兹曼常数，T为绝对温度，q为电子电荷。由（18），（19）式看出，当氧化层厚度tox给定后，衬底掺杂密度N和耗尽层宽度Wmax图3以R为参变量的Cm—C曲线7由归一化最小电容Cmin/Cox确定。对于非均匀掺杂的半导体，由Cmin/Cox计算的N可视为相应耗尽层深度Wmax内的平均掺杂密度。2)Cmin/Cox测试误差a串联电阻效应由上节讨论知：串联电阻的存在使测试电容值低于真实值。而且这种影响是非线性的（见图3）。导致MOSC-V曲线畸变，使归一化最小电容的测试值大于真实值，应设法减小串联电阻，选用较小的待测电容（参看前节）。b表面反型沟道影响由于样品制备（如MOSFET中栅氧化MOS结构有源，漏存在）或p—SiMOS电容有较高密度的有效氧化物正电荷的存在，使栅电极以外的硅表面存在一反型区。在栅压作用下，栅下硅表面开始反型时，与此相连通的栅外反型区中的载流子会响应高频测试信号，对电容有贡献，使C-V曲线上翘（向低频过渡）。因此，难以确定最小电容。应避免表面沟道。必要时，可在栅电极外硅表面形成同型的重掺杂环—截止环，则可以消除反型沟道的影响。c半导体中少子寿命的影响在少子寿命短或偏压扫描速度足够漫时，强反型后，少子产生能响应偏压，反型少子电荷足以屏蔽扫描电场。耗尽层宽度达到最大值后，不再随偏压变化。MOS电容达到最小值。Cmin/Cox与偏压扫描速度和扫描方向无关，