AT91SAM9260数据手册

AT91SAM9260数据手册1、描述AT91SAM9260是以ARM926EJ-S处理器为核心的片上系统，它扩展了快速ROM、RAM以及大量的外设。AT91SAM9260集成了以太网的MAC、一个USB设备端口、一个USB主机控制器。此外，它还集成了几种标准的外设，如USART、SPI、TWI、TimerCounter、同步串行控制器、ADC和多媒体卡接口。AT91SAM9260采用了6层总线矩阵构架，大大增强了6条32位总线的内部带宽。同时它的外部总线接口能支持大量的存储设备。2、方框图该方框图显示了217脚LFBGA封装的所有特征，有些功能在208脚PQFP封装里面是没有的。3、信号描述4、封装与引脚排列5、电源事宜5.1电源AT91SAM9260有如下几种类型的电源管脚：VDDCORE管脚：内核电源，包括处理器、内嵌存储器和外设，电压范围从1.65~1.95，额定电压为1.8VVDDIOM管脚：外部总线接口I/O口电源；电压范围从1.65V~1.95V(1.8V)；或3.0~3.6(3.3)，具体的电压范围可有软件确定VDDIOP0管脚：外设I/O口线和USB收发器电压；电压范围3.0~3.6(3.0/3.3)VDDIOP1管脚：外设I/O口线，包括图像传感器接口；电压范围1.65~3.6(1.8/2.5/3/3.3)VDDBU管脚：慢速时钟振荡器和部分系统控制器电源；电压范围1.65V～1.95V(1.8V)VDDPLL管脚：主时钟和锁相环部件电源；电压范围1.65~1.95(1.8)VDDANA管脚：模数转换器供应电源；电压范围3.0~3.6(3.3)VDDIOM、VDDIOP0、VDDIOP1，这些电源使得用户能对存储器接口和外设接口设备分配不同的电源。接地引脚GND是VDDCORE、VDDIOM、VDDIOP0、VDDIOP1引脚电源的公共端。VDDBU、VDDPLL、VDDANA采用各自相应的接地管脚：GNDBU、GNDPLL、GNDANA。5.2功耗AT91SAM9260在二十五度时，在VDDCORE上的静态电流大约为500uA。当温度上升到85度时，静态电流上升到5mA。在VDDBU管脚上，最大电流不会超过10uA。对于动态功率损耗，AT91SAM9260在典型条件下（1.2V/25°C）以最大速率，处理器运行在全速运行状态，VDDCORE电源消耗最大为100mA。5.3可编程I/O电源VDDIOM允许两个电压范围。这就使得无论外部存储模块是1.8H还是3.3V时，该设备均能达到其最大速度。SDCK管脚的最高速度为100M，其他信号（包括控制线、地址线、数据线）均不能超过50MHz。（1.8V上有30pF，3.3V上有50pF电容）输入电压范围是由矩阵用户接口（MatrixUserInterface）内的芯片配置寄存器（ChipConfigurationregisters）所决定的。复位时，缺省的电压是3.3V，此时，芯片能同时接受1.8和3.3V的输入，但是如果VDDIOM电源是1.8v，此时该设备就无法达到最高速。因此用户必须在SlowClock模式下设置EBI电压范围。6、I/O口线事宜6.1JTAG端口引脚TMS、TDI和TCK是施密特触发器输入且无上拉电阻TDO和RTCK是输出，输出电压可以达到VDDIO0，且无上拉电阻当JTAGSEL引脚维持高电平（接到VDDBU）时被用作JTAG边界扫描。此引脚集成了一个连接与GNDBU的15K欧姆的下拉电阻。所以正常运行时可以悬空。NTRST信号见6.3所有的JTAG信号均是由VDDIOP0供电的。6.2测试引脚当测试引脚（TST）维持高电平时被用作生产测试目的。次引脚集成了一个连接与GNDBU的15K的永久下拉电阻，所以正常运行时，该管脚可以悬空。当以高电平驱动此引脚时将导致难以预料的结果。该引脚由VDDBU供电。6.3复位引脚NRST是一个双向管脚，该管脚的开漏输出集成了一个不可编程上拉电阻。该管脚由VDDIOP0供电。NTRST是一个输入管脚，该管脚对JTAG的TestAccessPort进行复位。该管脚对处理器没有影响。如果产品已经集成了上电复位单元，该单元处理了的处理器和JTAG的复位，那么NRST和NTRST可以被悬空。NRST和NTRST均集成了一个到VDDIOP0的上拉电阻。NRST信号嵌于边界扫描中。6.4PIO控制器所有的I/O口线都集成了一个可编程的上拉电阻，PIO控制器可以对每个I/O口线的上拉电阻进行控制。复位后，所有的I/O口均为输入状态，且上拉电阻使能。除了那些在复位时要求和外部总线接口信号多路复用的I/O口线被使能为外设。具体可参见《PIOControllerMultiplexing》的“ResetState”栏。6.5I/O线驱动能力每个PIO管脚均有很强的驱动能力（长期16mA），除了PC4~PC31由VDDIOM供电的之外。6.6掉电逻辑管脚SHDN管脚是一个输出管脚，该管脚由掉电控制器驱动WKUP（唤醒管脚）是一个输入管脚。它仅接受0~VDDBU之间的电压信号。6.7慢速时钟选择AT91SAM9260的慢速时钟即可由外部的32.768kHz的晶振产生也可由片内RC振荡器产生。表6-1定义了OSCSEL管脚的状态表6-1慢速时钟选择OSCSEL慢速时钟启动时间0内部RC240us1外部32.768kHz1200ms7、处理器与体系结构7.1ARM926EJ-S处理器基于ARMv5TEJ体系结构，带JazelleJava加速技术的RISC处理器两套指令集ARM高性能32位指令集Thumb高编码密集度16位指令集DSP指令扩展5级流水线体系结构指令获取（F）指令解码（D）指令执行（F）数据存储（M）寄存器写（W）8K字节的高速数据缓存，8K字节的高速指令缓存地址映射方式采用四路组相联的映像和变换方式（Virtually-addressed4-wayAssociateveCache）每个Cache块8个字采用写通和写回操作采用随机替换算法或轮转法更新缓存条目写缓冲主写缓冲具有16个字的数据缓冲和4个字的地址缓冲写回类型的数据Cache具有8个字的入口以及单独的地址入口SoftwareControlDrain标准的ARMV4和V5存储器管理部件（MMU）节存取权限对每四分之一的大页或小页的存取权限能被明确指定16个内嵌的域总线接口单元（BIU）AHB请求的仲裁和调度分离的主控（针对指令和数据访问）为矩阵系统提供完善的灵活性完全分离的地址和数据总线（针对32位的指令接口和32位的数据接口）在地址和数据总线上，数据可以是8位、16位或32位的。7.2总线矩阵6层的矩阵，能处理6个主机的请求可编程的仲裁策略固定优先级的仲裁策略循环仲裁策略，包括无缺省主控、最近一次访问的主控设备、固定缺省主控设备突发传输策略限制间隔（字节数）的突发信号传输未定长度的突发信号传输突发操作定义为一个或多个数据传输，由总线主机发起，在地址空间增加时传输宽度保持一致。每次传输增加的地址步长由传输大小决定。每个主控提供一个地址解码器三个不同的从控可以被指定给每一个解码的存储区域：一个用于内部启动；一个用于外部启动；一个在重映射后启动模式选项非易失的启动存储器可以是内部的，也可以是外部的根据复位时的BMS引脚的电平决定启动选项重映射命令允许一个内部SRAM通过重映射代替启动非易失性存储器允许异常向量的动态配置处理矩阵主机：ARM926指令ARM926数据PDCUSB主DMAISI控制器以太MAC矩阵从机内部SRAM04K内部SRAM14K内部ROM/USB主机用户接口外部总线接口内部外设主机访问从机：通常来讲，所有的主机均能访问到所有从机，但有些路径是不通的。7.3外设DMA控制器作为总线矩阵的主机在没有处理器干预的情况下从外设转存到任何存储空间或从任何存储空间转存到外设下一个指针支持，禁止对缓冲管理进行强制约束22个通道7.4调试和测试特征ARM926实时在线仿真器两个实时检测点单元两个独立的寄存器：调试控制寄存器和调试状态寄存器可通过JTAG协议访问的测试存取端口调试通信通道调试部件两线UART调试通信通道中断处理芯片ID寄存器所有数字引脚上的IEEE1149.1JTAG边界扫描8、存储器总线矩阵完成的第一级的地址解码。译码将4G的地址空间分成16个256M的区域，区域1~区域8通过片选信号EBI_NCS0~EBI_NCS7指向EBI。区域0是为内部存储器地址，第二级译码提供1M字节内部存储空间。区域15为外设地址，且提供对高级外设总线（APB）的访问。其它区域未使用，使用它们进行访问时将向发出访问请求的主机发出异常中断。每个主机均有自己的总线与相应的解码器，因此对于不同的主机允许拥有不同的内存映射。但是，为简化映射起见，所有的主机均拥有类似的解码方式对于主机0和主机1（ARM926指令与数据），在地址0x00映射有三个不同的从机，一个用于内部启动，一个用于外部启动，另一个用于重映射。8.1内部存储器32KBROM全速矩阵总线下，单周期访问2块4KB快速SRAM全速矩阵总线下，单周期访问8.1.1启动策略表8-1简要说明了每个主机的内部内存映射与复位时Remap状态与BMS状态之间的关系。重映射前（REMAP=0）重映射后REMAP=1BMS状态10X0x00ROMEBI-NCS0SRAM04K系统总是从地址0x00启动的，为确保启动方式的最大数量，内存布局可由如下两个参数确定。为便于开发，REMAP允许用户将第一块内部SRAM映射到地址0x00。该操作是在系统启动后通过软件执行的。具体可参见“总线矩阵”一节当REMAP=0时间，BMS允许用户ROM或外部存储器映射到地址0x00。具体由复位状态下的BMS管脚的状态决定。正是由于这个目的，内部存储器的0x00~0x0FFFFF预留。BMS=1，从内嵌ROM启动在低速时钟下启动（片内RC或32.768kHz）自动波特率检测将应用从外部存储器中下载内部SRAM中，并执行下载的代码长度决定于内嵌的SRAM长度自动进行有效代码检测非易失性存储器中的Bootloader连接在NPCS0、NPCS1的SPIDataFlash（SPI0）8位或16位NANDFlash如果在外部的非易失性存储器中未检测到有效程序，则采用SAM-BA启动DBGU上的串行通信USB设备端口BMS=0，从外部存储器启动在低速时钟下启动（片内RC或32.768kHz）采用静态内存控制器的缺省配置启动，模式采用“字节选择”，16位数据总线，采用片选信号进行读写控制。允许在16位非易失性存储器上启动。客户编写的软件必须完成一个完整的配置当在32kHzEBICS=0（BMS=0）时，为了加速启动过程，用户必须执行以下步骤：编程PMC（主振荡器使能或旁路模式）编程并启动PLL重编程SMC设置，周期，保持，CS0的模式定时寄存器以适应新时钟主时钟切换新值8.2外部存储器外部存储器是通过EBI总线访问的。每个片选信号均有256M字节的访问空间。8.2.1外部总线接口集成了三个外部存储器控制器静态存储器控制器SDRAM控制器ECC控制器NANDFlash的附加逻辑32位数据总线26位地址总线(64M)8个片选信号，分配如下：静态存储控制器（NCS0）SDRAM或静态存储控制器（NCS1）静态存储控制器（NCS2）静态存储控制器（NCS3），可选择支持NANDFlash静态存储控制器（NCS4～NCS5），可选择支持CompactFlash静态存储控制器（NCS6～NCS7）8.2.2静态存储器控制器8-，16-，32-bit数据总线多种访问模式字节写或字节选择线页模式的异步读取（每页4～32字节）各种设备