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CadenceSiP设计工具介绍现有的集成电路与封装设计之间的串行设计方法已经不能满足今天的复杂、顶尖的器件设计的成本、性能、以及上市时间压力。电气和物理可行性研究和芯片/封装设计折衷必须在设计周期的早期进行，也就是在芯片实现和可能的选项变得极为有限之前。在这一个阶段，考虑物理设计选择对集成电路的电气性能的影响是至关重要的，反过来也一样。一旦芯片设计已经最终成型，满足设计要求的负担就落在封装设计人员肩上，一旦发现封装难以进行，这时候再要设计公司更改版图已经不太可能。允许设计者进行同步物理和电气设计折衷，能够确保在尽可能短的时间内，使集成电路满足它的性能和成本目标。而就封装设计本身而言，如何合并逻辑IC、RFIC、无源元件以及机械部件到一个单一的衬底并保证产品的性能是最大的挑战，具体包括：集成无源元件的专用成型工艺，3D结构验证，复杂信号的完整性，电源传输性能以及系统级功能仿真等。也正是基于对这些设计挑战的充分理解和把握，Cadence-SIP才有能力成为事实上的工业标准，被世界上大多数封装企业所采用。Cadence公司的先进封装设计工具是一个可升级的平台，可以完全满足不同阶段的需要。以下我们就这些设计工具作简要介绍：1.Allegro(R)DesignAuthoring原理设计及输入AllegroDesignAuthoring是SiP，MCM，PCB通用原理图设计及输入工具。通过协作式设计方法将工作效率最大化。设计可以在工作表或模块层级上进行划分，每个设计师可以指派一个或多个模块或工作表。不管多少个设计师同时从事相同设计的不同部分都没有问题，不会彼此干扰。接着可以将多个设计阶段组合起来，然后在Allegro版图设计工具里进行布局。这种同步设计法使AllegroDesignAuthoring用于大型设计时的效率极高。设计师可以同时进行主板布局与电路图设计。在AllegroDesignAuthoring或Allegro版图设计工具里的任何变动可以周期性地合并与同步。AllegroDesignAuthoring里的SchematicEditor可用来创建平铺式或层次化的设计，而无需进入“hierarchical”或“occurence”模式。它提供了一个交叉参考器，对电路图添加参考注释，实现已绘制电路图上便利的网络跟踪。你还可以用SchematicEditor迅速安放多个分立元件。例如，要安放512个与512bit总线连接的电阻器，只要将一个电阻器放在总线上，并指定需要放置512个这样的元件，SchematicEditor就会将512btis连接到512，大大减少需要安放与展示于设计之中的图形元件的数量。AllegroDesignAuthoring点对点布线器可以很容易地连接两个不同记号上端口，节省了创建电路图的时间。同理，在现有线路中的双引脚元件的自动插入，会自动产生关联的输入域输出引脚，同时跟随关联的线路名，缩短创建基本电路图的时间。不管你是使用有几百张图纸的平铺式设计，还是有多个层次的层次化设计，GlobalNavigate可用于浏览设计中的任何线路或部件，只需轻点鼠标即可。GlobalFind与Replace窗口可用于寻找与替换设计中的部件或属性。这些都可以直接从AllegroPCBEditor或AllegroPCBSI突出显示。可定制的规则检查AllegroDesignAuthoring用RulesChecker消除了不断的设计迭代，是一种真正全面的验证工具。你可以用它执行电子设计规则检查，检验草拟标准并纠正属性名称、句法与数值。RulesChecker还包含支持下行处理的规则、扇入与扇出错误、加载错误、功耗要求或成本要求。RulesChecker会检查逻辑特性与物理特性之间的排列。此外，它还可以用于指定定制规则，确保符合您的公司或您的项目特定的设计要求。RulesChecker可以用于电路图、物理网表。它有一个规则开发与调试环境用于指定规则，而且可以在批量模式下运行，便于在企业级环境中应用。模块设计的设计重用多数设计是从其他设计开始的，或者重用现有设计的大部分内容。AllegroDesignAuthoring给你众多的重用选择，你可以为设计选择最有效的方法。旧设计、模块或整个设计的图纸都可以重用，这样会减少重复工作域错误。你可以将单张或多张图纸从一个设计复制到另一个设计，使用ImportSheetUI，或者只需在不同的设计之间复制/粘贴特殊电路。你可以重用电子约束作为模块的一部分，或者使用电子约束集（ECSets）。该技术会进一步方便你创建“重用”模块，将其放于库中，使用于其他设计，就像元件一样。来自各模块的线路连接、约束和版图也可以重用。相同的模块可以在同一个设计中使用多次，无需重命名或复制。2.CadenceSiPLayoutXLSiP版图设计CadenceSiPLayout为SiP设计提供了约束和规则驱动的版图环境。它包括衬底布局和布线、IC、衬底和系统级最终的连接优化、制造准备、整体设计验证和流片。该环境集成了IC/封装/I/O布局性能、三维晶粒堆叠结构生成与编辑性能。另外，完全的联机设计规则检查（DRC）可支持层压、陶瓷、及镀膜技术间各种组合的复杂和独特要求。多层倒装芯片与放射状任意角衬底布线提供了快速的约束驱动互连创建。主要的优点有：提供三维晶粒堆栈创建/编辑，以进行快速堆栈装配与优化。实现IC、衬底与系统级IC的I/O填补环/阵列协同设计与连接优化。允许IC和衬底间的互连分配和优化，以达到基于信号完整性和可布线性的最优/最少层使用。通过倒装芯片晶粒自动布线-破孔，减少冗长乏味的、耗时的人工破孔编辑。约束导向的HDI设计，使用自动辅助互动布线，加快实行并减少潜在的错误。包括全面的衬底DFM性能，以获得快速设计制造准备。提供三维设计查看器和DRC，以获得精确的全三维键合壳验证、设计复审纠错、以及装配测试设计文件。团队式设计分割，缩短设计周期时间并优化设计师资源。I/O布局器通过连接分配、I/O布置、及（RDL）布线，IC晶粒抽象I/O布局器提供了BUMP矩阵，I/O填补环/阵列协同设计的定义和优化。它能从设想创建晶粒的抽象描述，或从数字IC设计团队（LEF/DEF或OA）载入一个抽象描述，然后在SiP衬底环境中优化，如同设计中的其它ICdie一样或设计中其他IC晶粒环境中对其进行优化。该I/O布局器基于Encounter技术，确保其与芯片设计团队的IC工具百分之百兼容，并能提供完全的IC技术文档兼容性.衬底平面布局该平面布局器针对不同衬底层级SiP实现概念的物理原型和评估。它提供了一个完全规则驱动的、基于连接的功能，确保结构正确的方法。晶粒抽象描述、分立组件、连接和约束数据用于建立物理SiP实现。SiP架构师能使用这个图形化直观的编辑工具来构建和评估设计的关键部分，如右图所示。三维晶粒堆栈编辑器晶粒堆叠编辑器提供了一个三维构建环境，用来装配包含隔离层、插入层及引线键合与倒装芯片等晶粒粘贴方法的复杂晶粒堆栈。如右图所示。3D查看器Cadence3DDesignViewer是一个完全的、可靠的模型三维查看器和三维引线键合DRC解决方案，用于复杂的IC封装设计。它允许用户查看和研究整个设计、或选定的设计子集，如晶粒堆叠或复杂过孔阵列。它还为跨团队设计审查提供了一个共用的参考点。如左图所示。集成的约束管理该基于电子表格的集成约束管理系统在物理原型和实现级别提供了互连约束与拓扑结构的定义、应用和管理。通过来自Cadence和其他各IC厂商的分层互连拓扑模板，设计人员可以导入约束并将其应用到业界标准的总线协议，如PCI-Express和DDR2。衬底编辑器衬底布局和布线编辑器允许封装版图设计人员基于最终选择方案来物理实现一个SiP设计，包括掩膜创建之前的各种级别的制造准备。它提供了完全规则驱动的、基于连接的性能，可确保结构正确的、为全面设计和装配规则检查环境所支持的方法。晶粒抽象描述、分立组件、连接和约束数据用于建立物理SiP实现。这样封装版图设计人员就可以使用直观的图形化编辑工具来实现设计和做制造准备。它还支持所有的封装方法：PGA、LGA、BGA、micro-BGA、芯片级、及倒装芯片和引线键合粘贴方法。嵌入式、按钮式的全三维准静态场解算器提供了详细、精确的几何RCL或S-Parameter封装仿真模型的提取和创建，用于PCB设计过程。组装规则检查（ARC）全面的组装和制造规则检查器提供了超过50种SiP具体检查。检查可以成组、单独、或以客户定制的方式进行。检查结果出现在ConstraintManagerDRC标签中，并作为设计中的图形标记。自动/交互式引线键合新的高效率环境提供了快速、强大和灵活的键合外壳创建和编辑。约束/规则驱动的、自动化的键合指阵列布置能与错列晶片焊垫、多重键合层、多重键合环、对称和非对称设计结合使用。对于单个或多重晶粒堆栈的快速初始假设原型，“自动键合”特性可即时创建对称的包括电源和接地环的键合外壳图样。独特的推挤式键合指编辑可使极端复杂的键合外壳在数分钟内开发完成，具备超群的性能和生产力。广泛的引线键合规则和约束能提供实时设计反馈，对所有这些特性进行支持。引线键合粘贴的晶粒标记与电源/接地环可以快速创建、编辑和优化，以提供多重电压供应3.AllegroSigritySIBaseSiP&PCB信号完整性分析工具AllegroSigritySIBase技术能够解决设计密度越来越高，数据速率越来越快和产品开发周期越来越短的问题，帮助设计师在整个设计过程中解决高速问题。这种方法可帮助设计团队避免设计过程后端耗时的迭代，让他们实现电子性能最大化的同时，将产品总成本降到最低。它支持IBIS模型标准以及CadenceDML。晶体管级模型导入向导完成原始SPICE仿真器运行前的模型校验。此外，拓扑编辑器中有体现生产容限的模型，帮助工程师提高良品率。AllegroSigritySIBase技术通过提供一个高度集成的设计与分析环境进行仿真，避免了设计数据库之间的转换。设计师还可以精确解决紧缩的时序预算问题，考虑封装设计对晶粒间整体信号性能的影响。这种综合流程对设计师有着巨大的价值，现在他们可以轻松完成复杂高速PCB系统进行预布局与布局后期的参数提取与验证。AllegroSigritySIBase包括一个基于SPICE的模拟器以及强大的宏-建模功能，它组合传统的基于SPICE的结构化建模的优点与行为级建模的速度。嵌入式场计算器建模趋肤效应、接近/拥挤效应，返回路径电阻和依赖于频率的电介质常数。基于SPICE的模拟子系统允许用户为运行在千万比特速度的互连线建模。一个强壮的建模语言提供远超IBIS的可扩展能力，用于I/O缓冲器和有损、耦合、依赖于频率的传输线模型，精确预测印制电路板布线的分布式行为。AllegroSigritySIBase提供解决方案空间探索环境。包括针对那些需要开发最优约束的用户的最佳环境。它主要的组件是SigXplorer，图形化编辑器允许你通过解决方案空间探索开发约束。SigXplorer是预布线分的业界领导者。该工具使你能够在设计过程的早期解决问题，通过使用扫描参数分析、用户定义的激励与客户定制的测量。AllegroSigritySIBase通过约束管理器管理约束驱动设计SiP/PCB的过程。允许使用由解决方案空间探索开发的约束，创建约束驱动的物理版图过程，避免在设计过程的最后阶段出现麻烦、耗时的模拟-修改-模拟迭代。AllegroSigritySIBase的SigNoise是对各种互连线进行信噪，串扰进行分析的工具。SigNoise包括了TLsim传输线分析器，SigWave波形显示器。AllegroSigritySIBase还包括高速内部设计套件。缩短带有高速数字电路I/O缓冲器的复杂器件的内部设计时间。Cadence通过引入一个用于Intel的64位架构的套件，率先在1998年提出内部设计套件的概念，今天在为设计者提供这种完整的解决方案方面