ch1_SOC设计实践概述

P1第1章SOC设计实践概述P2课程简介目标：通过实践和理论结合，掌握数字集成电路开发的基本方法、流程以及集成电路开发过程中相关工具的使用，能采用高层次设计方法设计较复杂的数字电路。SPEC.-GDSIIRTL-GDSII该课程的基础课程是《数字逻辑》、《硬件描述语言》。该课程总计48个学时。P3课程内容安排理论部分：设计流程可综合的Verilog语言设计与验证编码规范逻辑综合基础可测性设计静态时序分析基础布局布线等P4课程内容安排实验部分：SynopsysVCSLab（验证部分）SynopsysDCLab（综合部分）SynopsysICCLab（版图部分）考核：大作业（文档、代码、验证、综合、布局布线等）的建模层次有哪些？3.Verilog建模组合逻辑和时序逻辑的异同？4.什么是寄存器？什么是Latch？寄存器的setup/hold时间是什么？5.什么是同步电路，什么是异步电路？6.逻辑综合的概念P6第一节SOC设计初步1.数字集成电路概述2.设计流程介绍3.EDA工具介绍P71数字集成电路概述历史和现状设计方法设计语言设计模式面临的挑战P81.1发展历史集成度的发展摩尔定律In1965,GordonMoorenotedthatthenumberoftransistorsonachipdoubledevery18to24months.Hemadeapredictionthatsemiconductortechnologywilldoubleitseffectivenessevery18monthsP9Semiconductor:TheRevolutionFirsttransistorBellLabs,1948P10Intel4004Micro-Processor19711000transistors1MHzoperationP11IntelPentiumIVprocessor200142Mtransistors1.5GHzoperationP12IBMcell20054GHz,90nm工艺2.34亿晶体管P13Intel酷睿i7处理器第四代智能英特尔®酷睿™i7处理器采用22纳米制造工艺；晶体管数量：14.8亿；核心面积：159.8平方毫米；主频：2.5GHz；P14Moore’slawinMicroprocessors40048008808080858086286386486Pentium®procP60.0010.010.1110100100019701980199020002010YearTransistors(MT)2Xgrowthin1.96years!TransistorsonLeadMicroprocessorsdoubleevery2yearsP15DieSizeGrowth40048008808080858086286386486Pentium®procP611010019701980199020002010YearDiesize(mm)~7%growthperyear~2Xgrowthin10yearsDiesizegrowsby14%tosatisfyMoore’sLawP16FrequencyP6Pentium®proc486386286808680858080800840040.111010010001000019701980199020002010YearFrequency(Mhz)LeadMicroprocessorsfrequencydoublesevery2yearsDoublesevery2yearsP17PowerDissipationP6Pentium®proc486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)LeadMicroprocessorspowercontinuestoincreaseP18Powerwillbeamajorproblem5KW18KW1.5KW500W40048008808080858086286386486Pentium®proc0.111010010001000010000019711974197819851992200020042008YearPower(Watts)PowerdeliveryanddissipationwillbeprohibitiveP1919InternationalTechnologyRoadmapforSemiconductorsP201.2设计方法自底向上基本的流程优缺点集成度低，不易修复BUG效率低，周期长自顶向下基本的流程易于大规模化，是主流的设计流程结合P21BottomUp的设计方法1.由基本门构成各个组合与时序逻辑2.由逻辑单元组成各个独立的功能模块3.由各个功能模块连成一个完整系统4.完成整个系统测试与性能分析REGISTERPCRAMALU&1P22步骤:1.采用自下而上的设计方法-从状态图的简化，写出最简逻辑表达式;2.采用通用逻辑元器件-通常采用74系列和CMOS4000系列的产品进行设计；3.在系统硬件设计的后期进行调试和仿真；4.只有在部分或全部硬件电路连接完毕，才可以进行电路调试，一旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设计周期延长。设计结果是一张电路图；5.当设计调试完毕后，形成电路原理图，该图包括元器件型号和信号之间的互连关系等等BottomUp的设计方法P23缺点：1.一般来讲，对系统的整体功能把握不足；2.实现整个系统的功能所需的时间长，因为必须先将各个小模块完成，使用这种方法对设计人员之间相互进行协作有比较高的要求。BottomUp的设计方法P244.工艺库映射3.各个功能模块系统级联合验证2.各个功能模块划分，设计和验证1.系统层：顶层模块，行为级描述，功能模拟和性能评估REGISTERPCRAMALU&1CPUTopdown的设计方法P25特点：从系统层开始设计和优化，保证了设计结果的正确性适合复杂的、大规模电路的设计缩短设计周期依赖于先进的EDA设计工具和环境，费用昂贵需要精确的工艺库支持Topdown的设计方法P261.3设计语言Verilog1983GDA支持不同级的建模，可以到门级层次化建模保留了C特点，简单灵活美国、台湾、亚洲等Vhdl1987年美国国防部语法比较复杂，抽象，适合系统级建模欧洲验证语言SystemCSystemVerilogSpecManP271.4几种设计模式全定制设计（fullcustomdesign）半定制设计标准单元设计(standardcelldesign)FPGAMixtureoftheabovesP28全定制设计简述全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。特点：精工细作，设计要求高、周期长，设计成本昂贵。由于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。P29全定制设计要求：全定制设计要考虑工艺条件，根据电路的复杂和难度决定器件工艺类型、布线层数、材料参数、工艺方法、极限参数、成品率等因素。需要经验和技巧，掌握各种设计规则和方法,一般由专业微电子IC设计人员完成；常规设计可以借鉴以往的设计，部分器件需要根据电特性单独设计；布局、布线、排版组合等均需要反覆斟酌调整，按最佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设计版图。版图设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计版图和工艺。全定制设计简述P30Full-CustomDesignNorigidrestrictionsonlayout.Morecompactdesign.Longerdesigntime.Hierarchical:chipclustersunitsfunctionalunits.P31半定制设计方法简述半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(CellbasedIC)。基于门阵列的设计方法是：在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。P32该方法采用预先设计好的称为标准单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器等，将它们按照某种特定的规则排列成阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。单元库中所有的标准单元均采用定制方法预先设计，如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。基于标准单元的设计方法P33CBIC的主要优、缺点：•用预先设计、预先测试、预定特性的标准单元库，省时、省钱、少风险地完成ASIC设计任务。•设计人员只需确定标准单元的布局以及CBIC中的互连。•标准单元可以置放于芯片的任何位置。•所有掩膜层是定制的；•可内嵌定制的功能单元；•制造周期较短，开发成本不是太高。•需要花钱购买或自己设计标准单元库；•要花较多的时间进行掩膜层的互连设计。基于标准单元的设计方法P34基于标准单元的设计方法P35CBIC的设计和版图规则：版心面积较小，无冗余元件，但建库工作量大，所有掩膜层需定制，晶体管和互连由定制方法连接；可以内嵌定制的功能块；制造周期较短。标准单元的版图结构见图1.3，两层金属的布局及布线见图1.4。单元按等高不等宽的方式排列成行，行间留出布线通道，金属1和金属2采取互相垂直运行。上方和下方的最底层金属分别为VDD和GAN(VSS)。在n阱区内进行P扩散形成P沟MOS器件，在P阱区扩散N型N形成MOS器件。MOS器件的源漏之间采用金属栅或者多晶栅。源、漏（栅）开引线孔，经金属线互连构成电路。各单元与其它单元之间通过中心连接点的引线孔连接。在采用多层金属的结构中，金属层之间的连接也是通过特定的过孔实现。基于标准单元的设计方法P36图1.3标准单元的版图结构基于标准单元的设计方法P37基于标准单元的设计方法P38StandardCellDesignRectangularcellsofthesameheight.Celllibrary(has500-1200cells).Cellsplacedinrowsandspacebetweenrowsarecalledchannelsforrouting.P39门阵列是将晶体管作为最小单元重复排列组成基本阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。用门阵列设计的ASIC中，只有上面几层用作晶体管互连的金属层由设计人员用全定制掩膜方法确定，这类门阵列称为掩膜式门阵列MGA（maskedgatearray）。门阵列中的逻辑单元称为宏单元，其中每个逻辑单元的基本单元版图相同，只有单元内以及单元之间的互连是定制的。客户设计人员可以从门阵列单元库中选择预先设计和预定特性逻辑单元或宏单元，进行定制的互连设计。门阵列主要适合于开发周期短，低