DDS设计报告带程序

真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。电子线路课程设计直接数字频率合成计院系：学号：912000720姓名:同组人：指导老师：时间：2014年11月真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。1摘要本实验通过使用QuartusⅡ7.1软件，并结合verilog语言的知识设计直接频率合成器，简称DDS。DDS中的正余弦波形存储器模块用10212类型的芯片实现，基准频率为1MHz，利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正、余弦两路波形。除此之外，本实验还实现了多种波形任意切换，0-200kHz频率任意可调，并在数码管上显示生成的波形频率等附加功能。关键词QuartusII，直接数字频率合成计（DDS)，VerilogHDL，状态机AbstractInthisstudy,byusingQuartusⅡ7.1software,combinedwiththeknowledgeofverilog-language,wedesignedthedirectfrequencysynthesizer,alsocalledDDS.ThetypeofsineandcosinewaveformmemorymoduleinDDSis10212.Andthereferencefrequencyis1MHz.PassingthroughtheD/Aexperimentalbox,thedigitalsignalconversiondeviceconvertstheoutputoftheROMtoananalogsignal.Wecanobservetwowaveformonthescreenofoscilloscope.Inaddition,thisexperimentalsoimplementsanarbitrarywaveformswitching,a0-200kHzarbitraryfrequencyswitching,andtheresultingwaveformfrequencydisplaying.KeywordsQuartusⅡ,Directfrequencysynthesizer,VerilogHDL,Statemachine真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。2真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。3目录一、设计要求……………………………………………………………………...........................3二、分层设计及其分工……………………………………………………………………...........3三、直接数字频率合成计顶层设计…………………………....………………...........................4四、各子模块设计原理及程序…………………………………………...................................…54.1分频电路…………………………………………………..............................................……54.2相位累加器和数据锁存器器电路....……………....……………..........................................64.3波形存储器ROM的生成...……………………......................................……………………64.4三角波及方波输出电路..........................................................................................................74.5波形的综合输出电路…………………………………...........................................…………84.6状态机控制电路.......................................................................................................................84.7状态机专用消颤电路.............................................................................................................104.8LED频率显示电路……………………………………………....................……………….11五、程序下载、仿真与调试……………………………………….............................….....……135.1管脚设定…………………………………………….......................................………….…135.2修改Device&PinsOptions及重新编译…………………........................................……..145.3程序下载及运行结果………………………………………………………............……….15六、实验中遇到的问题及其应对方案……………………………………….............…………..15七、实验总结与感想…………………………………………………..............................………..15八、参考文献…………………………………………………………….............................……..16真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。4一、设计要求1.1设计基本部分要求①利用QuartusII软件和SmartSOPC试验箱实现DDS的设计；②DDS中的波形存储器模块用Altera公司的CycloneIII系列FPGA芯片中的ROM实现，ROM结构配置成10212类型；③具体参数要求：频率控制字K取4位；基准频率MHzfc1，由实验板上的系统时钟分频得到；④系统具有使能功能；⑤利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正、余弦两路波形；⑥通过开关输入DDS的频率和相位控制字，并能用示波器观察加以验证；1.2设计提高部分要求①通过按键（实验箱上的Si）输入DDS的频率和相位控制字，以扩大频率控制和相位控制的范围；(注意：按键后有消颤电路)②在数码管上显示生成的波形频率；③设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器；④充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度；⑤基于DDS的AM调制器的设计；⑥自己添加其他功能。二、分层设计及其分工2.1分层设计为了实现直接数字频率合成计，我们采用了Verilog语言描述其功能，如图2.1所示，为本实验的层次分析设计结构图。真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。5图2.1直接数字频率合成计的层次模型①原始分频电路将系统提供的48MHz晶振频率分为1MHz的基础频率，是所有子模块中clk的基础。②状态机可以实现复位、波形切换、0-200kHz频率任意可调的功能。③LED电路通过对频率与相位控制字的相对数量计算，实现了显示频率的功能2.2分工情况整个直接数字频率合成器设计由郑蕤荻和我（徐洁）共同完成，既有明确的分工以提高效率，也有互相帮助，互相指出错误的合作过程，以下为我们两个人明确分工的情况：***：DDS频率发生器顶层设计、状态机控制电路、LED显示电路;**：三种波形的生成、状态机专用消颤电路、相位累加器及锁存器、分频电路。.三、直接数字频率合成计顶层设计DDS为整个直接数字频率合成计的顶层设计，它直接或间接的调用了所有的子程序，实现了将整个底层程序贯穿联接的功能，规定了直接数字频率合成计的输入和输出。输入有：EP3C25F324C8的自带晶振频率48MHz，键入值；输出有：波形数据，LED管的位码和段码，接地信号。verilog语言程序如下：moduledds(_48MHz,keyin,wavevalue,wavevalue2,Segout,SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8,GND,GND2,clk);input_48MHz;outputclk;outputGND,GND2;input[3:0]keyin;真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。6output[9:0]wavevalue,wavevalue2;output[6:0]Segout;outputSG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8;//selectLEDwire[11:0]address;wire[1:0]wavemode;wire[23:0]length;wire[9:0]wavevalue,wavevalue2;wire[3:0]keyOUT;wire_48MHz,clk;supply0GND,GND2;keyS0(clk,keyin,keyOUT);Original_FrequencyS1(_48MHz,clk);controlS2(clk,keyOUT,wavemode,length);counterS3(clk,length,address);selectionS4(clk,address,wavemode,wavevalue);cos_romS5(address,clk,wavevalue2);shumaguanS6(clk,length,Segout,SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8);endmodule四、各子模块设计原理及程序4.1分频电路分频模块是为了实现EP3C25F324C8的自带晶振频率48MHz，往1MHz的分频，主体思想是使用一个模48计数器直接取其最高位，下面是该电路的verilog程序：//Original_Frequency.vmoduleOriginal_Frequency(_48MHz,_1MHz);input_48MHz;output_1MHz;reg[3:0]CntH,CntL;wire_1MHz;always@(posedge_48MHz)beginif((CntH4)||(CntL9)||(CntH==4)&&(CntL=7)){CntH,CntL}=8'h00;elseif((CntH==4)&&(CntL7))beginCntH=CntH;CntL=CntL+1'b1;endelseif(CntL==9)真的是为了下载券没办法了，很多有用的文件都需要下载券，求帮忙，这份程序是真的靠谱。7beginCntH=CntH+1'b1;CntL=4'b0000;endelsebeginCntH=CntH;CntL=CntL+1'b1;endendassign_1MHz=CntH[2];endmodule分频电路的仿真波形图如下：4.2相位累加器和数据锁存器器电路相位累加器是DDS系统设计的核心，它决定着频率的范围和分辨率。本设计中采用的是24位的二进制累加器和寄存器，其中累加器与寄存器在同一个模块中，并取锁存数据的高十位作为查表的地址值。Verilog程序如下：//counter.vmodulecounter(clk,fre_word,address);inputclk;input[23:0]fre_word;outputreg[11:0]address;reg