DSP器件及其应用-DSP的硬件结构.

第二章DSP的硬件结构DSP器件及其应用DSP的硬件结构，大体上与通用的微处理器相类似，由CPU、存储器、总线、外设、接口、时钟等部分组成，但又有其鲜明的特点。DSP芯片的特点冯.诺依曼结构与哈佛结构DSP芯片的特点程序与数据存储空间分开，各有独立的地址总线和数据总线，取指和读数可以同时进行，从而提高速度，目前的水平已达到90亿次浮点运算/秒（9000MFLOPS）MIPS--MillionInstructionPerSecondMFLOPS--MillionFloatingOperationPerSecond哈佛结构DSP芯片的特点哈佛结构程序存储器CPU数据存储器哈佛结构改进的哈佛结构DSP芯片的特点改进型的哈佛结构改进型的哈佛结构是采用双存储空间和数条总线，即一条程序总线和多条数据总线。其特点如下：①允许在程序空间和数据空间之间相互传送数据,使这些数据可以由算术运算指令直接调用,增强芯片的灵活性；②提供了存储指令的高速缓冲器（cache）和相应的指令,当重复执行这些指令时,只需读入一次就可连续使用，不需要再次从程序存储器中读出,从而减少了指令执行作需要的时间。如：TMS320C6200系列的DSP,整个片内程序存储器都可以配制成高速缓冲结构。DSP芯片的特点改进型的哈佛结构DSP芯片都采用多总线结构，可同时进行取指令和多个数据存取操作，并由辅助寄存器自动增减地址进行寻址，使CPU在一个机器周期内可多次对程序空间和数据空间进行访问，大大地提高了DSP的运行速度。如：TMS320C54x系列内部有P、C、D、E等4组总线，每组总线中都有地址总线和数据总线，这样在一个机器周期内可以完成如下操作：①从程序存储器中取一条指令；②从数据存储器中读两个操作数；③向数据存储器写一个操作数。流水操作（pipeline）DSP芯片的特点独立的硬件乘法器在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有一类的运算，大量重复乘法和累加通用计算机的乘法用软件实现，用若干个机器周期。DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。DSP芯片的特点niiixay1独立的DMA总线和控制器有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，在不影响CPU工作的条件下，DMA速度目前已达800Mbyte/sDSP芯片的特点DSP的硬件结构中央处理器总线数据存储器RAM、程序存储器ROM外设。CPU通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加DSP的硬件结构TMS320C2xx的CPU（部分）DSP的硬件结构硬件乘法器DSP的硬件结构CALU（中心算术逻辑单元）DSP的硬件结构DSP的硬件结构数据地址发生器（DAG）在通用CPU中，数据地址的产生和数据的处理都由ALU来完成在DSP中，设置了专门的数据地址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间DSP的硬件结构TMS320C2xx的片内存储器及总线DSP的硬件结构外设（peripherals）时钟发生器（振荡器与锁相环）定时器（Timer）软件可编程等待状态发生器通用I/O同步串口（SSP）与异步串口（ASP）JTAG扫描逻辑电路（IEEE1149.1标准)便于对DSP作片上的在线仿真和多DSP条件下的调试DSP的硬件结构DSP的硬件结构：举例ALUDSP的硬件结构：举例ADSP2100DSP的硬件结构：举例MOTOROLADSP56002DSP的硬件结构：举例LucentDSP1600coreDSP的硬件结构：举例27TMS320C54x的内部结构和主要特性总线结构中央处理单元（CPU）存储器本章小结TMS320C54x的硬件结构28内容简介TMS320C54x（简称C54x）系列DSP是TI公司推出的低功耗、高性能的16位定点数字信号处理器，具有很好的操作灵活性和很高的运行速度。由于TMS320C54x使用CPU的并行运行特性、特殊硬件逻辑、特定的指令系统和多总线技术等来提高运算速度，并使用高级的IC硬件设计技术来提高处理器工作速度及降低功耗，使其具有功耗小、高度并行等优点，可以满足众多领域实时处理的要求。本章详细介绍TMS320C54x的硬件结构，主要包括总线结构、中央处理单元、存储器。TMS320C54x的硬件结构291TMS320C54x的内部结构和主要特性TI公司推出的同一代TMS320系列DSP产品的CPU结构是相同的，只是在片内存储器和片内外围设备的配置上不一定相同。TMS320C54x系列DSP处理器产品虽然很多，但其体系结构基本上是相同的，特别是处理器内部CPU结构是完全相同的，不同处理器只是在时钟频率、工作电压、片内存储器容量大小、外围设备和接口电路的设计上会有所不同。1.1TMS320C54x的内部结构TMS320C54x的硬件结构301TMS320C54x的内部结构和主要特性TMS320C54xDSP的内部组成框图TMS320C54x的硬件结构31TMS320C54xDSP的内部硬件结构图331TMS320C54x的内部结构和主要特性TMS320C54x内部结构基本上可以分为3大部分：CPU：包括算术逻辑运算单元、乘法器、累加器、移位寄存器、各种专用用途的寄存器、地址生成器及内部总线。片内存储器系统：包括片内的程序ROM、片内单访问的数据RAM和双访问的数据RAM、外部存储器接口。片内外设与专用硬件电路：包括片内定时器、各种类型的串口、主机接口、片内锁相环（PLL）时钟发生器及各种控制电路。此外，在DSP处理器中还包含有仿真功能及其IEEE1149.1标准接口（JTAG），用于处理器开发应用时的仿真。1.1TMS320C54x的内部结构TMS320C54x的硬件结构341TMS320C54x的内部结构和主要特性1.CPU部分先进的多总线结构（1条程序总线、3条数据总线和4条对应的地址总线）。40位算术逻辑运算单元（ALU），包括1个40位桶形移位寄存器和2个独立的40位累加器。17位×17位并行乘法器与40位专用加法器相连，用于非流水线式单周期乘法/累加（MAC）运算。比较、选择、存储单元（CSSU），用于加法、比较、选择运算。指数编码器，是一个支持单周期指令EXP的专用硬件，可以在单个周期内计算40位累加器中数值的指数。双地址生成器，包括8个辅助寄存器和2个辅助寄存器算术运算单元（ARAU）。1.2TMS320C54x的主要特性TMS320C54x的硬件结构351TMS320C54x的内部结构和主要特性2.存储器16位192K字的可寻址存储空间（64K字的程序存储空间、64K字的数据存储空间和64K字的I/O空间），此外，C549、VC5402、VC5409、VC5410和VC5416等带有扩展程序存储器，程序存储空间最大可扩展至8M字。片内ROM，可配置为程序存储器和数据存储器。片内RAM有两种类型，即片内双访问RAM（DARAM）和片内单访问RAM（SARAM）。TMS320C54x的硬件结构1.2TMS320C54x的主要特性361TMS320C54x的内部结构和主要特性3.片内外设软件可编程等待状态发生器。可编程分区切换逻辑电路。带有内部振荡器或用外部时钟源的片内锁相环时钟发生器。支持全双工操作的串行口，可进行8位或16位串行通信。片内的串行口根据型号不同可分为4种：单通道同步串行口（SP）、带缓冲器单通道同步串行口（BSP）、并行带缓冲器多通道同步串行口（McBSP）、时分多通道带缓冲器串行口（TMD）。处理器不同串行口配置也不尽相同。可与主机直接连接的8位或16位并行主机接口（HPI）。16位可编程定时器。6通道直接存储器访问（DMA）控制器。外部总线关断控制，以断开外部的数据总线、地址总线和控制信号。数据总线具有总线保持特性。1.2TMS320C54x的主要特性TMS320C54x的硬件结构371TMS320C54x的内部结构和主要特性4.指令系统单指令重复和块指令重复操作指令。用于程序和数据管理的块存储器传送指令。32位长操作数指令。同时读入2个或3个操作数的指令。可以并行存储和并行加载的算术指令。条件存储指令。从中断快速返回指令。TMS320C54x的硬件结构1.2TMS320C54x的主要特性381TMS320C54x的内部结构和主要特性5.电源具有多种节电模式，可用IDLE1、IDLE2和IDLE3指令来控制处理器功耗，使CPU工作在省电方式。可控制关断时钟输出信号CLKOUT。6.片内仿真接口具有符合IEEE1149.1标准的片内仿真接口（JTAG），可与主机相连，用于系统处理器的开发与应用。7.速度单周期定点指令的执行时间为25/20/12.5/10/8.3/7.5/6.25ns，相应的CPU运行速度为40/50/80/100/120/133/160MIPS。1.2TMS320C54x的主要特性TMS320C54x的硬件结构392总线结构TMS320C54x的结构是以8条16位总线为核心的，即1条程序总线（PB）、3条数据总线（CB、DB和EB）和4条地址总线（PAB、CAB、DAB和EAB），这些总线形成了支持高速指令执行的硬件基础。8条16位总线的功能如下：(1)1条程序总线（PB）程序总线（PB）传送由程序存储器取出的指令操作代码和立即操作数。PB既可以将程序空间的操作数据（如系数表）送至数据空间的目标地址中，以执行数据移动，也可以将程序空间的操作数据传送到乘法器和加法器中，以便执行乘法/累加操作。。TMS320C54x的硬件结构40(2)3条数据总线（CB、DB和EB）3条数据总线（CB、DB和EB）将内部各单元（如CPU，数据地址生成电路，程序地址生成电路，片内外围设备以及数据存储器）连接在一起。其中，CB和DB用来传送从数据存储器读出的数据；EB用来传送写入存储器的数据。2总线结构TMS320C54x的硬件结构41(3)4条地址总线（PAB、CAB、DAB和EAB）4条地址总线（PAB、CAB、DAB和EAB）用于传送执行指令所需要的地址。TMS320C54x可以利用两个辅助寄存器算术运算单元（ARAU0和ARAU1），在每个周期产生两个数据存储器的地址。TMS320C54x还有一条访问片内外设的片内双向总线。这条双向总线通过CPU接口内的总线交换器与DB和EB相连。利用这条双向总线的访问过程需要2个或更多个周期来读/写，具体时间取决于外围电路的结构。由此可见，DSP处理系统中应当尽量避免器件内外大量数据交换，以保证系统高速特性。2总线结构TMS320C54x的硬件结构42表：各种读/写方式用到的总线读/写方式地址总线程序总线数据总线PABCABDABEABPBCBDBEB程序读程序写单数据读双数据读32位长数据读(hw)(lw)(hw)(lw)单数据写数据读/数据写双数据读/系数读外设读外设写注：hw为32位数据的高16位；lw为32位数据的低16位。TMS320C54x的硬件结构43TMS320C54x总线结构的特点：①8条16位总线，并行工作能在一个机器周期内完成3次读操作和1次写操作。②支持数据在程序空间和数据空间传送。③支持片内、外外设的双向通信。④支持功能很强的算术逻辑与位操作运算。2总线结构TMS320C54x的硬件结构443中央处理单元（CPU）中央处理单元（CPU）是DSP的核心部件，它的性能直接关系到DSP器件的性能。CPU的基本组成如下：40位算术逻辑运算单元（ALU）2个40位累加器1个40位桶形移位寄存器乘法器/加法器单元（MAC）比较、选择和存储单