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EDA技术实验教案实验一1位全加器原理图输入设计一、实验目的1、熟悉QuartusII软件的基本使用方法。2、熟悉EDA实验开发系统的使用方法。3、了解原理图输入设计方法。二、实验内容设计并调试好一个1位二进制全加器，并用GW48－ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144－4或EP1K30TC144－3）进行系统仿真、硬件验证。设计1位二进制全加器时要求先用基本门电路设计一个1位二进制半加器，再由基本门电路和1位二进制半加器构成1位二进制全加器。三、实验条件1、开发条件：QuartusII2、实验设备：GW48－ESEDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144－4或EP1K30TC144－3四、实验设计半加器(h_adder.gdf)全加器(f_adder.gdf)实验结果半加器仿真波形半加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号a键1PIO08b键2PIO19so二极管D1PIO820co二极管D2PIO921全加器仿真波形全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain键1PIO08bin键2PIO19cin键3PIO210sum二极管D1PIO820cout二极管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111实验二1位全加器VHDL文本输入设计一、实验目的1、熟悉QuartusII软件的基本使用方法。2、熟悉EDA实验开发系统的使用方法。3、了解VHDL文本输入设计方法。二、实验内容设计并调试好一个1位二进制全加器，并用GW48－ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144－4或EP1K30TC144－3）进行系统仿真、硬件验证。设计1位二进制全加器时要求先设计一个或门和一个1位二进制半加器，再由或门和1位二进制半加器构成1位二进制全加器。三、实验条件1、开发条件：QuartusII2、实验设备：GW48－ESEDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144－4或EP1K30TC144－3四、实验设计--或门逻辑描述（or2a.vhd）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc=aORb;ENDARCHITECTUREone;--半加器描述（h_adder.vhd）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso=aXORb;co=aANDb;ENDARCHITECTUREfh1;--1位二进制全加器顶层设计描述（f_adder.vhd）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;Cout,sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(a,b:INSTD_LOGIC;Co,so:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=ain,b=bin,co=d,so=e);u2:h_adderPORTMAP(a=e,b=cin,co=f,so=sum);u3:or2aPORTMAP(a=d,b=f,c=cout);ENDARCHITECTUREfd1;或门仿真波形半加器仿真波形全加器仿真波形全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain键1PIO08bin键2PIO19cin键3PIO210sum二极管D1PIO820cout二极管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111实验三有时钟使能的两位十进制计数器VHDL文本输入设计一、实验目的1、熟悉QuartusII软件的基本使用方法。2、熟悉EDA实验开发系统的使用方法。3、学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验内容设计并调试好一个有时钟使能的两位十进制计数器，并用GW48－ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144－4或EP1K30TC144－3）进行系统仿真、硬件验证。设计有时钟使能的两位十进制计数器时要求先设计一个或门和一个十进制计数器，再由十进制计数器构成两位十进制计数器。三、实验条件1、开发条件：QuartusII2、实验设备：GW48－ESEDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144－4或EP1K30TC144－3四、实验设计--十进制计数器(cnt10.vhd)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcnt10ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;enb:INSTD_LOGIC;outy:OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout:OUTSTD_LOGIC);ENDcnt10;ARCHITECTUREbehavOFcnt10ISBEGINPROCESS(clk,clr,enb)VARIABLEcqi:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFclr='1'THENcqi:=0000;ELSIFCLK'EVENTANDCLK='0'THENIFenb='1'THENIFcqi1001THENcqi:=cqi+1;ELSEcqi:=0000;ENDIF;ENDIF;ENDIF;outy=cqi;cout=cqi(0)AND(NOTcqi(1))AND(NOTcqi(2))ANDcqi(3);ENDPROCESS;ENDbehav;--两位十进制计数器(cnt100.vhd)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcnt100ISPORT(clkin:INSTD_LOGIC;clrin:INSTD_LOGIC;enbin:INSTD_LOGIC;outlow:OUTSTD_LOGIC_VECTOR(3DOWNTO0);outhigh:OUTSTD_LOGIC_VECTOR(3DOWNTO0);coutout:OUTSTD_LOGIC);ENDENTITYcnt100;ARCHITECTUREoneOFcnt100ISCOMPONENTcnt10PORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;enb:INSTD_LOGIC;outy:OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALa:STD_LOGIC;BEGINu1:cnt10PORTMAP(clk=clkin,clr=clrin,enb=enbin,outy=outlow,cout=a);u2:cnt10PORTMAP(clk=a,clr=clrin,enb=enbin,outy=outhigh,cout=coutout);ENDARCHITECTUREone;十进制计数器仿真波形两位十进制计数器仿真波形两位十进制计数器管脚锁定实验模式：NO：5设计实体I/O标识I/O来源/去向信号名芯片管脚序号enbin键1PIO08clrin键2PIO19clkinCLOCK0CLOCK054coutout二极管D1PIO820outlow[3..0]数码管1PIO16~PIO1930~33outhigh[3..0]数码管2PIO20~PIO2336~39实验四4位十进制频率计VHDL文本输入设计一、实验目的1、熟悉QuartusII软件的基本使用方法。2、熟悉EDA实验开发系统的使用方法。3、学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验内容设计并调试好一个4位十进制频率计，并用GW48－ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144－4或EP1K30TC144－3）进行系统仿真、硬件验证。设计4位十进制频率计时要求先设计一个测频控制器、一个十进制计数器和一个4位锁存器，再组装成4位十进制频率计。三、实验条件1、开发条件：QuartusII/MaxplusII2、实验设备：GW48－ESEDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144－4或EP1K30TC144－3四、实验设计--测频控制器(testctl.vhd)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLISPORT(CLKK:INSTD_LOGIC;--1Hz测频控制时钟CNT_EN,RST_CNT,LOAD:OUTSTD_LOGIC);--计数器时钟使能、计数器清零、锁存信号ENDTESTCTL;ARCHITECTUREbehavOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THENDIV2CLK=NOTDIV2CLK;--1Hz时钟二分频ENDIF;ENDPROCESS;PROCESS(CLKK,DIV2CLK)BEGINIFCLKK='0'ANDDiv2CLK='0'THENRST_CNT='1';--产生计数器清零信号ELSERST_CNT='0';ENDIF;ENDPROCESS;LOAD=NOTDIV2CLK;CNT_EN=DIV2CLK;ENDbehav;--十进制计数器(cnt10.vhd)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcnt10ISPORT(clk:INSTD_LOGIC;clr:INSTD_LOGIC;enb:INSTD_LOGIC;outy:OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout:OUTSTD_LOGIC);ENDcnt10;ARCHITECTUREbehavOFcnt10ISBEGINPROCESS(clk,clr,enb)VARIABLEcqi:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFclr='1'THENcqi:=0000;ELSIFCLK'EVENTANDCLK='1'THENIFenb='1'THENI