EDA软件quartus使用

QUARTUSⅡ使用VHDL程序设计完成后，必须利用EDA软件中的综合器、适配器、时序仿真器和编程器等工具进行处理，才能使该设计在FPGA/CPLD上完成硬件实现并进行测试。QUARTUSⅡ是ALTERA提供的FPGA/CPLD集成开发环境，它是ALTERA前一代FPGA/CPLD集成开发环境MAX+plusⅡ的更新换代产品。利用QUARTUSⅡ可以完成包括设计输入、综合、适配、仿真测试和编程下载等FPGA/CPLD的整个开发流程。文本输入设计方法图形输入设计方法1.1建立工作库文件夹1.2编辑输入设计文件1.3创建工程1.4编译前设置1.5全程编译1.6时序仿真1.7硬件测试引脚锁定下载配置文件(JTAG模式、SOF文件)编程配置器件(AS模式、POF文件)1.1建立工作库文件夹启动QUARTUSⅡ1.2编辑设计文件新建一个文件建立一个VHDL文件VHDL文本编辑窗口输入程序文件存盘存盘文件名应与实体名一致1.3创建工程将设计文件加入工程中选择目标芯片使用外部EDA工具工程设置统计窗口工程管理窗添加删除工程中的文件编译设计文件是否有误：文本文件语法是否有错误原理图文件连接是否有误总设计有无超出器件资源或限制1.4编译前设置选择目标芯片选择配置器件的工作方式配置失败后自动重新配置选择配置器件和编程方式产生压缩的配置文件主动串行模式1.5全程编译编译信息报告编译信息栏1.7时序仿真打开波形编辑器(建立VWF文件)设置仿真时间区域波形文件存盘选择端口信号节点编辑输入波形设置仿真器参数启动仿真器1.8硬件测试引脚锁定Assignments/AssignmentEditor再编译一次下载配置文件(Tools/Programmer)选择编程模式选择编程器下载成功编程配置器件选择编程目标文件实验电路结构图模式5模式6实验电路信号资源符号图图(a)是16进制7段全译码器，它有4位输入、7位输出，输出分别接7段数码管的7个输入端：a、b、c、d、e、f和g。图(b)是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。图(c)是16进制码（8421码）发生器，由对应的键控制输出4位二进制构成的1位十六进制码，数的范围是0000~1111，即^H0至^HF。每按键一次，输出递增1，输出进入目标芯片的4位二进制数将显示在该键对应的发光管或数码管上。实验电路信号资源符号图图(d)是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。图(e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为低电平，此键的功能可用于手动控制脉冲的宽度。1.1建立工作库文件夹1.2编辑输入设计文件1.3创建工程1.4编译前设置1.5全程编译1.6时序仿真1.7硬件测试引脚锁定下载配置文件(JTAG模式、SOF文件)编程配置器件(AS模式、POF文件)采用原理图输入方法设计PLD2.1建立工作库文件夹2.2编辑输入设计文件2.3创建工程2.4编译前设置2.5全程编译2.6时序仿真2.7硬件测试引脚锁定下载配置文件(JTAG模式、SOF文件)编程配置器件(AS模式、POF文件)2.1建立工作库文件夹2.2编辑原理图设计文件将设计文件设置成可调用的元件设计顶层文件步骤2.1建立工作库文件夹2.2编辑输入设计文件2.3创建工程2.4编译前设置2.5全程编译2.6时序仿真2.7硬件测试引脚锁定下载配置文件(JTAG模式、SOF文件)编程配置器件(AS模式、POF文件)