3数字集成电路设计第三讲.

数字集成电路设计第三讲：CMOS集成电路的物理结构与制造工艺集成电路里面的“工艺层级”概念MOSFET电路的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造3n+n+SGD+DEVICECIRCUITGATEMODULESYSTEM0.35微米工艺、22nm工艺、16nm工艺，这些长度单位指的是什么？FabricationandLayoutSlide5集成电路:很多个晶体管在一个芯片上.◦VeryLargeScaleIntegration(VLSI):非常多的晶体管MetalOxideSemiconductor(MOS)晶体管◦快速,低成本,低功率的晶体管◦CMOS（互补型）:n-与p-type的互补◦今天的工作：教会每个人做一个CMOS集成电路！◦基本的CMOS逻辑门电路的物理实现◦晶体管的物理设计与工艺实现◦剩下的课程：如何做一个好的集成电路集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2.MOSFET的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造物理设计:硅集成电路可以看成是一组形成图形的材料（工艺）层级的复杂集合体。◦金属Metal(铜或者铝）◦绝缘体Insulator(二氧化硅即石英玻璃）◦半导体Semiconductor（硅元素)◦最简单的例子：两层◦材料层分层实现！！！Figure3.1TwoseparatemateriallayersFigure3.2Layersafterthestackingprocessiscompleted»两根导线：顶视图与侧视图对结构的表现»侧视图显示工艺层级结构»绝缘层将两个金属层分开，形成电气差异»顶视图表示电路图形(Pattern)(a)Sideview(b)TopviewFigure3.3Additionofanotherinsulatorandasecondmetallayer增加一根不相连的导线1.覆盖一层绝缘层2.化学机械平坦化（英语：Chemical-MechanicalPlanarization,CMP）3.增加金属层M2增加一层金属层M2：顶视图不显示绝缘体，但是M1/M2不相连！叠放顺序不由电路设计者决定，由制造工艺决定(a)Sideview(b)Topview集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2.MOSFET的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造◦从线电阻到互连线延迟◦逻辑门之间通过图形（Pattern）化的金属线实现互连。互联线（Interconnect)◦不可能是理想的信号传递◦受到金属材料物理性质与尺寸的直接影响◦欧姆定律◦线电阻Rline:不可避免的寄生（parasitic）电气特性◦希望线电阻约小越好Figure3.4SymbolforalinearresistorIRV(3.1)◦线电阻Rline的大小ConductivityCrosssectionalareaAFigure3.5GeometryofaconductinglinewtA(3.2)AlRline1AlRline(3.3)(3.5)(3.4)(:conductivity导电率)(:resistivity电阻率)(电阻率、线长、截面积)在这个公式里哪些元素是工艺决定的？金属层厚度t和导电率当l=wwltRline1ttRs1(3.6)AlRline(a)Top-viewgeometryConductivityCrosssectionalareaAsslineRwwRRn个薄层电阻RsFigure3.6Top-viewgeometryofapatternedlinenRRslinewlnwhere(a)Top-viewgeometry(b)Sheetresistancecontributions◦互连线同时也具有电容性◦电容存在于任意两个被“电气”分开的导体之间◦二氧化硅绝缘层分开了连接线层与半导体衬底层◦回忆一下平板电容的结构oxoxlineTwlC(3.13)Figure3.8GeometryforcalculatingthelinecapacitanceFigure3.7Circuitsymbolforacapacitor互连线寄生电阻Rline[Ω]和电容Cline[F]时间常数电路延迟][sCRlineline互连线延迟的具体体现计算互连线延迟与薄层电阻Rs带来的互连线延迟0到1变化滞后一个VLSI高速工艺很多都是围绕降低互连线延迟来进行改进的在高速VLSI芯片设计里将有更详细的介绍Figure3.9Timedelayduetotheinterconnecttimeconstant(b)Circuitmodel][sCRlineline集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2.MOSFET的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造»上一章我们讲了MOSFET与理想开关的逻辑关系»这一章，我们讲其在物理层面如何实现Figure3.11SimplifiedoperationalviewofannFET栅极上的外加电压VG用来建立一条导电通路，使电流在晶体管的漏极与源极之间流动(a)Openswitch(b)ClosedSwitchMOSFET的物理结构栅层（金属层）栅氧层（二氧化硅绝缘层）漏、源衬底层这张图必考！最为重要的参数在沟道上L为（工艺）沟道长度！W沟道宽度、L沟道长度基本单位为厘米(W/L)宽长比是VLSI设计中最为重要的参数左上图为以后电学分析最为常见的图型顶视图FabricationandLayoutSlide24晶体管在硅基上制作硅为元素周期表里第四主族元素晶体式如图所示半导体！SiSiSiSiSiSiSiSiSiFabricationandLayoutSlide25纯净的硅缺少自由电子，导电性很差增加掺杂剂（杂质原子）可增加其电子或空穴数，增加其导电性增加第五组族元素:增加自由电子数(n-type)（施主Donar）增加第三组族元素:增加自由空穴数(p-type)（受主Acceptor）AsSiSiSiSiSiSiSiSiBSiSiSiSiSiSiSiSi-++-硅是研究的最为充分的元素纯净的硅为本征半导体intrinsic（本质的，固有的）semiconductor3101045.1cmni22105SiN(3.16)(原子密度cm-3)(本征载流子密度)2innp3cmNndn32cmNnpdin(3.18)(3.19)(3.20)(质量作用定律，决定电子和空穴的数量)(n-type施主donar电子密度，np电子为多子)(n-type空穴密度，空穴为少子)Figure3.14Creationofelectron-holepairsinsilicon掺杂可以极大的改变电子、空穴密度N-type:加入砷或者磷可以认为施主掺杂密度就是其电子密度P-type:掺杂硼原子，存在更多的空穴aipapNnnNp2(3.24)(受主acceptor空穴为多子pn，通过质量作用定律计算少子的数量)课堂作业对纯净的硅进行掺杂后，其电子密度为5*1018cm-31)该材料是n型还是p型材料？2)该材料多子为电子还是空穴？3）该材料中电子与空穴的密度比例为多少？)(pnqpnnnnqpppq(3.25)(导电率，q为基本电荷单位，数值为1.602*10-19)][1034.2][1027.4516cmorcm(3.27)(3.28)(n-type,忽略空穴带来的导电率影响，nnpn)(p-type,忽略电子带来的导电率影响，ppnp)4801360pn(3.26)(本征硅载流子迁移率cm2/Vsec)二阶效应：迁移率随着掺杂的增加而降低MOSFET导通电阻RDS(on)重要参数之一一部分由源漏极电阻率决定电阻率值越小越好普遍在1-10ohmcm一个p型硅掺杂样品，空穴密度为pp=1015cm-3迁移率cm2/(Vs)计算其导电率和电阻率？如果该p型掺杂区的长度为350nm，那么该p型样品的线性阻值为多少？4501350pn在实际CMOS工艺中，多种掺杂浓度只要出现NdNa，就可以认为是N型区只要出现NaNd，就可以认为是N型区◦P-N结整流特性是晶体管运行的基础)(2adinadnNNnpNNn)(2daipdapNNnnNNpFigure3.15Formationandcharacteristicsofapnjunction(a)Apnjunction(b)Forwardcurrent(c)Reverseblocking(3.35)(3.36)掺杂与重掺杂nFET:在衬底上进行p掺杂，在源漏极上进行n+重掺杂pFET:在衬底上进行p掺杂，衬底之上n阱掺杂，再在源漏极上进行p+重掺杂P-N结整流特性控制电流流向Figure3.16nFETandpFETlayers(a)nFETcross-section(b)pFETcross-sectionFigure3.17Aparallel-platecapacitorFigure3.18Thegatecapacitanceinann-channelMOSFET栅极以下的导电层是如何形成的？+Q与-QinstAC(3.39)oxoxoxtCGoxGACC09.3ox(3.40)(3.41)(3.42)电容计算公式(栅氧化层电容“密度”，注意这个是单位面积的电容)(总栅电容)(二氧化硅介电常数，3.9倍真空)cmF/10854.8140栅极电容以二氧化硅为材料的栅氧化层厚度为5nm，真空介电常数为，二氧化硅的介电常数为真空介电常数的3.9倍。假定FET的栅极面积为W*L0.35um*0.7um，则栅电容为多大？cmF/10854.814)(TnGGcVVCQ(3.47)(channelcharge)Figure3.19ControllingcurrentflowinannFET(a)Zerogatevoltage(b)Positivegatevoltagesec/CQItcvLt)()()/(TnGoxTnGGVVWvCVVvLCIEvWherenLVEVVVLWCITnGoxn)((沟道电流)(渡越时间transittime)(3.50)(3.53)(代入公式3.47)(基于电子迁移率的带电粒子移动速度)(电场强度可由源漏电压和沟道长度决定)沟道等效导通电阻在这里可以把沟道导通电阻视为线性但是本质上为明显的非线性器件，在本课程中不进一步介绍。)(1TnGnnVVIVRLWCWhereoxnn(3.54)(3.55)(器件互导devicetransconductanceA/V2)nFET断开:R∞nFET闭合:RRnVVVLWCITnGoxn)(沟道等效导通电阻高度简化模型WLRRncn,)(1,TnGoxnncVVCRWhere(3.56)(3.57)1.信号延迟2.开关损耗集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2.MOSFET的物理结构CMOS电路的层级与物理结构FET阵列设计CMOS集成电路的制造工艺实现步骤p-衬底n-阱n+(nFET漏源)p+(pFET漏源)栅氧化层多晶硅栅