搜索
第1页共4页1桂林电子科技大学试卷2013-2014学年第1学期课号课程名称EDA技术（A卷;闭卷）适用班级（或年级、专业）11级测控/自动化考试时间100分钟班级学号姓名题号一二三四五六七八九十成绩满分1015104025100得分评卷人一、（10分）名词解释1．写出下列缩写词的英文全称和中文含义：（1）EDA（2）OLMC（3）PLD（4）IPCore（5）LE二．简答题（15分）1.（5分）信号赋值符号有哪两种，它们在使用范围、产生效果上有什么区别？2.（5分）用EDA软件的开发FPGA/CPLD设计流程是怎样的？3．（5分）产生时序电路的方法有哪两种？请分别举例说明。三．程序改错：（10分）仔细阅读下列程序，回答问题(1)试指出程序中存在的错误，并说明理由：在QuartusII中编译时，提示的错误为：Error(10206):VerilogHDLModuleDeclarationerroratclkfp.v(2):topmoduleportCLKisnotfoundintheportlistError(10137):VerilogHDLProceduralAssignmenterroratclkfp.v(13):objectCLKOUTonleft-handsideofassignmentmusthaveavariabledatatype(2)修改相应行的程序（如果是缺少语句请指出大致的行数）：错误行号：该语句应改为：（3）说明该程序的具体功能，各管脚作用，画出模块框图。第2页共4页2moduleclkfp(CLK,RST,EN,CLKOUT);inputCLK,RST,EN;outputCLKOUT;reg[3:0]q;always@(posedgeCLKornegedgeRST)beginif(!RST)CLKOUT=0;elseif(EN)beginif(q4)beginq=q+1;CLKOUT=0;endelseif(q9)beginq=q+1;CLKOUT=1;endelsebeginq=0;CLKOUT=0;endendendendmodule123456789101112131415161718四、程序分析（每小题10分，共40分）画出与下列实体描述对应的原理图符号和电路的RTL结构，说明以下HDL程序的功能？（1）程序1：（10分）moduleexam1(CLK,D,Q);inputCLK,D;outputQ;regQ,A,B;always@(posedgeCLK)beginA=D;B=A;Q=B;endendmodule（1）画出电路的RTL结构图（2）说明程序的功能。（3）若输入波形如图所示，请画出输出Q的仿真波形。第3页共4页3（2）程序2：（10分）moduleexam1(CLK,D,Q);inputCLK,D;outputQ;regQ,A,B;always@(posedgeCLK)beginA=D;B=A;Q=B;endendmodule1234567891011（1）画出电路的RTL结构图（2）说明程序的功能。（3）若输入波形如图2所示，请画出输出Q的仿真波形。（3）程序3：（10分）moduleexam(a,b,c,d,e,s,f);inputa,b,c,d,e;input[1:0]s;outputf;regf,temp1,temp2;always@(*)begintemp1=c&d;temp2=d|e;case(s)0:f=a;1:f=b;2:f=temp1;3:f=temp2;endcaseendendmodule（1）画出电路的RTL结构图（2）说明程序的功能。（3）若输入波形如图所示，请画出输出f的仿真波形。第4页共4页4（4）程序4（10分）modulemux4_1b(out,in1,in2,in3,in4,cntrl1,cntrl0);outputout;inputin1,in2,in3,in4,cntrl1,cntrl0;regout;always@(*)case({cntrl1,cntrl0})2'b00:out=in1;2'b01:out=in2;2'b10:out=in3;2'b11:out=in4;default:out=2'bx;endcaseendmodule（1）画出电路的RTL结构图（2）说明程序的功能。五．程序设计（25分）给出4位十进制计数器的VerilogHDL描述。要求：(1)首先设计一个0-9的计数器，要求有进位输出，有使能和异步清零功能。(10分)(2)以第（1）步设计的1位0-9计数器全减器为基本硬件，构成0000~9999的四位十进制计数器，有使能和异步清零功能，要求用例化语句来完成此项设计。(15分)