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-1-科学技术学院SCIENCE&TECHNOLOGYCOLLEGEOFNANCHANGUNIVERSITY毕业设计（论文）开题报告题目：利用CPLD/FPGA设计综合计时系统学科部：信息学科部专业：电子信息工程班级：07级（2）班学号：7020907059姓名：李爽指导教师：丁杰填表日期：2010年12月10日-2-一、选题的依据及意义：当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。随着大规模可编程逻辑器件（CPLD：复杂可编程逻辑器件；FPGA：现场可编程门阵列）的飞速发展，传统的电路设计方法已大为改观。许多传统的逻辑电路完全可以用可编程逻辑器件来代替，并且可提高系统的可靠性，减小PCB的面积，使产品小型化，还有利于保护知识产权。利用EDA（电子设计自动化）技术设计可编程逻辑器件已成为现代电子设计的一种必然趋势。本课题所要完成的电子钟就是基于FPGA芯片完成的，通过对EDA数字钟的设计，熟练使用EDA相关器件和软件，所谓万丈高楼平地起，通过这个比较简单的设计，为以后掌握更高水平的技术做准备。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。二、国内外研究现状及发展趋势（含文献综述）：随着FPGA技术的不断发展先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。大容量FPGA是市场发展的焦点。FPGA产业中的两大霸主：Altera和Xilinx在超大容量FPGA上展开了激烈的竞争。2007年Altera推出了65nm工艺的StratixIII系列芯片，其容量为67200个LE(LogicElement，逻辑单元)，Xilinx推出的65nm工艺的VitexVI系列芯片，其容量为33792个Slices(一个Slices约等于2个LE)。采用深亚微米(DSM)的半导体工艺后,器件在性能提高的同时，价格也在逐步降低。由于便携式应用产品的发展，对FPGA的低电压、低功耗的-3-要日益迫切。因此，无论那个厂家、哪种类型的产品,都在瞄准这个方向而努力。伴随软/硬IP芯核产业的迅速发展，当前具有IP内核的系统级FPGA的开发主要体现在两个方面：一方面是FPGA厂商将IP硬核(指完成版图设计的功能单元模块)嵌入到FPGA器件中，另一方面是大力扩充优化的IP软核(指利用HDL语言设计并经过综合验证的功能单元模块)，用户可以直接利用这些预定义的、经过测试和验证的IP核资源,有效地完成复杂的片上系统设计，同时FPGA和ASIC渐渐出现相互融合，虽然标准逻辑ASIC芯片尺寸小、功能强、功耗低，但其设计复杂，并且有批量要求。FPGA价格较低廉，能在现场进行编程，但它们体积大、能力有限，而且功耗比ASIC大。正因如此，FPGA和ASIC正在互相融合，取长补短。随着一些ASIC制造商提供具有可编程逻辑的标准单元，FPGA制造商重新对标准逻辑单元发生兴趣。人们不满足于芯片在系统重新配置电路功能的特性，还要求具有在系统动态重构电路逻辑的能力。因此出现动态可重构FPGA，对于数字时序逻辑系统，动态可重构FPGA的意义在于其时序逻辑的发生不是通过调用芯片内不同区域、不同逻辑资源来组合而成，而是通过对FPGA进行局部的或全局的芯片逻辑的动态重构而实现的。动态可重构FPGA在器件编程结构上具有专门的特征，其内部逻辑块和内部连线的改变，可以通过读取不同的SRAM中的数据来直接实现这样的逻辑重构，时间往往在纳秒级，有助于实现FPGA系统逻辑功能的动态重构。同时随着新一代FPGA芯片工艺和设计方法的进步及新的应用领域和市场需求的变化,EDA技术也有突飞猛进的发展，总的趋势可以概括为：(1)一体化工具和方向发展(2)SystemVerilog将成为下一代的描述语言(3)EsL将撑起EDA产业大旗(4)Linux提速进入EDA领域(5)模块化、增量式设计成为主流本课题研究内容VHDL硬件描述语言在单片FPGA/CPLD器件上实现多功能电子钟。三、本课题研究方案方案：在单片FPGA/CPLD器件上实现计时模块、时钟设置模块、报时闹钟模块以LED数码块显示模块以及一定的外围电路。系统功能描述:用一片FPGA和其它辅助器件构成一个综合计时系统,显示当前的小时、分钟、秒。还可以通过两个按键进行时钟的预置，一个是调节键，用于调节目标数位的数字，对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数；另一个为功能键，用于切换不同状态：计时、调时、调分、-4-调秒、调小时制式；实现准点报时功能；实现闹钟功能系统状态转移图、顶层方框图以及系统的外部输入信号:顶层方框图和状态转移图如下:setFPGA部分LED显示UpclockFPGA的电子钟系统顶层方框图clock信号为系统的工作时钟信号,频率为24MHz.通过对其进行分频后作为秒计数器的计数时钟信号，set为功能信号，up调节信号，按下set键调节切换不同状态，up调节对应时间,当输出时间与定时时间比较相同时，闹钟报时，输入整点信号，实现整点报时。四、研究目标及工作进度：研究目标：构建一个电子钟模型，并用VHDL硬件描述语言在单片FPGA/CPLD器件上实现。采用LED显示，除一般功能外，实现整点报时及闹钟功能。工作进度：统状态控制模块时钟计时模块数据输出模块时钟分频模块LED显示时间定时模块报时模块-5-五、参考文献1．高有堂．EDA技术及应用实践[M]．清华大学出版社2．黄志伟．FPGA系统设计与实践[M]．北京：电子工业出版社．3．潘松．EDA技术实用教程[M]．北京：科学出版社．4．褚振勇．FPGA设计及应用[M]．西安：西安电子科技大学出版社．5．中国电子技术信息网．理解课题内容，做相关资料，软件准备，熟悉ProtelDXP和QuartusII的使用，查阅相关资料。2010．11．29----2010．12．082初步形成总体方案，写出开题报告。2010．12.09----2010．12．11提交开题报告3CPLD硬件描述语言设计，分频部分、计时部分、显示部分、设置等部分。2010．12．12----2010．12．294物理硬件部分设计，绘出原理图和PCB布线图，并制版焊接。2010．01．01----2010．01．075硬件总体联调。2010．01．08-----2010．01．156设计优化，完成毕业设计论文。2010．05．16-----2010．05．22提交毕业论文7补充资料，毕业设计论文定稿，准备论文答辩。2010．05．23-----2010．05．29准备论文答辩