2015SOC设计实践报告模板本科

西北工业大学《SOC设计实践》实验报告学院：软件与微电子学院学号：姓名：专业：微电子科学与工程时间：2015年6月实验地点：毅字楼335实验说明：1、工作环境设置：（1）将/cad/share/work目录拷贝到自己家目录下，命令为：cp–r/cad/share/work~（2）work目录下有两个文件夹rtl和scripts两个文件夹，rtl目录下放完成的rtl代码。scripts目录下放DC和ICC的脚本文件。2、提交数据（2）服务器自己家目录下work目录的实验数据。（3）实验报告（要求双面打印）。3、实验内容（1）注意：a、学号尾号为奇数的同学完成题目1。b、学号尾号为偶数的同学完成题目2。（2）定义状态，并画出状态转换图，解释设计思路；（3）使用Verilog语言完成设计；（4）编写testbench，并使用SynopsysVCS进行仿真；（5）使用SynopsysDC进行综合。（6）使用SynopsysICC进行版图设计。DC综合要求：1）在~/work/scripts目录下，编写约束文件soc2015.con，要求如下：1.创建时钟信号，设定频率；2.时钟信号的sourcelatency为30ns；3.时钟信号的networklatency为20ns；4.时钟信号的setupuncertainty为[学号最后两位]；5.时钟信号的transition为20ns；6.除clk之外的输入信号的最大延迟时间为80ns；7.除clk之外输入信号使用bufbd7进行驱动；8.所有输出信号的延迟时间为100ns；9.输出信号连接负载电容30fF；10.设置版图的利用率为0.8；11.设置版图的宽长比为0.6；12.所有的输入port在左边，输出port在右边；2）在script目录下，编写运行脚本dc.tcl，将所有要执行的命令写在该脚本中。脚本中包含，将report_constraint–all写到文件rc.rpt，将report_timing写到文件rt.rpt，将report_area写到文件ra.rpt，将综合后结果写入.ddc文件中。3）运行该脚本，完成综合。综合后电路的电路图截屏保存下来。对report进行分析。ICC版图设计要求：根据~/work/scripts/icc.tcl提示，编写脚本。4、实验报告要求：（1）设计思路，状态定义，转台转换图。（2）使用VerilogHDL完成设计。（3）编写testbench。（4）VCS完成仿真，对仿真结果进行分析。（5）编写SynopsysDC综合脚本文件dc.tcl以及约束文件soc2015.con。（6）在soc2015.v模块中加入io。使用synopsysDC进行综合，给出综合后的报告，包括rc.rpt，rt.rpt，ra.rpt，并分析结果。（7）综合后的电路图。（8）分析ICC版图设计脚本。（9）floorplan，place，cts，route，finish各步骤版图截图。（10）Route之后的timing和physical。题目1：设计一个同步串行数据发送电路系统结构如图：／WR：写信号／RD：读信号D0～D7：双向数据线A0：地址线／CS：片选信号假定以上信号同Intel8086，8031读、写时序兼容。Clock：时钟（本例中假定为2.048Mhz）FS：同步信号，发送端T×D的bit流应与FS同步。上图是实现下述功能的数据发送框图，发送部分由发送保持寄存器和发送移位寄存器组成。发送保持寄存器定义了两种状态：空、满。发送保持寄存器的数据写入端口为00H。发送保持寄存器的状态读出端口为00H。功能如下：1．当THR不满时，可以向THR中写入数据，一旦TSR空而THR中有数据时，THR中的数据就送到TSR，TSR中的数据以串行方式从T×D端发出，高位在前，并要求在T×D的比特流中若连续出现5个“1”，则在5个连续“1”后自动插发送保持发送移位寄存器寄存器THRTSRT×D/WR/RDD0D1D2D3D4D5D6D7A0/CSCLK2MFS入一个“0”。（注意：）相邻两个字节之间也会出现5个连续“1”。2．以同步信号FS开始连续发送四个字节。字节内容由用户通过口地址00H写入。之后，T×D线路为空闲；下一个同步信号开始时，又连续发四个字节，字节内容由用户通过口地址00H写入，以此类推。3．当无字节发送（即T×D线路空闲时），发送“7EH”（01111110），这时出现5个连续的“1”之后，不用填充“0”。发送时序如下：说明：（1）CLK2M为占空比为50％的2.04MHz的时钟，从CLK2M的上升沿开始每个比特的发送。（2）FS为T×D端串行比特流的同步信号。在FS为低电平时，CLK2M的上升沿开始发送第一个字节。（3）FS的周期为125μs，低电平宽度为244ns，FS的下降沿处在CLK2M的低电平的中央，FS的上升沿处在CLK2M高电平的中央。题目2：设计密勒解码器电路1、输入信号：DIN：输入数据CLK：频率为2MHz的方波，占空比为50％RESET：复位信号，低有效2、输入信号说明：输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成；A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。C：前5个时钟保持“0”，后面11个时钟保持“1”。改进密勒码编码规则如下：如果码元为逻辑“1”，用A信号表示。如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推；“通信起始位”，用C信号表示；“通信结束位”，用“0”及紧随其后的B信号表示。“无数据”，用连续的B信号表示。输入数据信号示例如下：（S代表“通信起始位”，E代表“通信结束位”）注意：当DIN为“1”时，CLK信号为连续的2MHz方波；当DIN为“0”时，CLK信号为“0”。输入数据信号总是在CLK信号的下降沿变化。为便于理解，特将A信号图示如下：DIN：CLK：3、输出信号：DOUT：输出数据DATA＿EN：输出数据使能信号BIT＿EN：码元使能信号4、输出信号规定：DATA＿EN：DOUT：0100101BIT＿EN：DATA＿EN信号从“0”变为“1”到变回“0”，表示收到一帧完整的数据，DOUT和BIT＿EN只有在DATA＿EN为“1”时才是有效的；BIT＿EN信号为“1”时，DOUT的值即为当前码元。上图表示解码结果为0100101。注意，“通信起始位”和“通信结束位”在输出信号中必须消去。5、设计要求设计一个密勒解码电路，输入信号为如下4帧数据：10010110、00010100、10100101、00100111（与前面输入数据信号示例相同），正确完成解码，并使输出信号符合规定。可不考虑错码。一、报告正文二、分析与讨论三、教师评语签名：日期：成绩