数电填空题题库(78题)-附答案

1/6数电填空题题库教师组卷学生备考练习用1.集电极开路门的英文缩写为（OC）门，工作时必须外加电源和上拉电阻。2.OC门称为（集电极开路）门，多个OC门输出端并联到一起可实现（线与）功能。3.逻辑代数又称为（布尔）代数。最基本的逻辑关系有（与）、（或）、（非）三种。4.逻辑函数的常用表示方法有（逻辑表达式）、（真值表）、（卡诺图）。5.摩根定律又称为（反演律）。6.逻辑函数F=A̅+B+C̅D的反函数F̅=（AB̅(C+D̅)）。7.触发器有（2）个稳态，存储8位二进制信息要（8）个触发器。8.一个基本RS触发器在正常工作时，它的约束条件是R̅+S̅=1，则它不允许输入S̅=（0）且R̅=（0）的信号。9.一个十位D/A转换器，当输入全1时，其输出电压VO为5.115V。当输入二进制数为1010101000时，其输出电压VO为（3.4）V。10.根据下图所示计数状态转换图回答：它是按（无）权编码规律进行计数的，它是（10）进制计数器（即模M为多少）。11.写出如下图所示电路Z1的逻辑函数式：(A̅+BC̅或A̅B̅+AC̅̅̅̅B)1TG&BCAZ1CMOS100K2/612.存储容量为4K×8位的RAM存储器，其地址线为(12)条、数据线为(8)条。13.用4个触发器可以存储(4)位二进制数。14.八进制数(34.2)8的等值二进制数为（011100.010）2；15.十进制数98的8421BCD码为（10011000）8421BCD。16.TTL与非门的多余输入端悬空时，相当于输入(高)电平。17.如图所示电路中F1的最简逻辑表达式为(AB)。18.常用逻辑门电路的真值表如表1所示，则F1、F2、F3分别属于何种常用逻辑门。F1:(或非门)；F2:(与非门)；F3:(或门)。表1ABF1F2F30011001011100111110119.74151是8选1数据选择器，由该器件组成的电路如下图所示，请写出输出F的最小项表达式：F(A,B,C,D)=(∑M(1,3,7,9,13,15))3/620.逻辑代数中三个基本运算规则（代入规则），（反演规则），（对偶规则）。21.逻辑函数的化简有（公式法），（卡诺图法）两种方法。22.=()23.主从JK触发器的特性方程（Qn+1=JQ𝑛̅̅̅̅+K̅𝑄𝑛）24.D触发器的特性方程（Qn+1=D）。25.有一数码10010011，作为自然二进制数时，它相当于十进制数（147），作为8421BCD码时，它相当于十进制数（93）。26.三态门电路的输出有高电平、低电平和（高阻）3种状态。27.TTL与非门多余的输入端应接（高电平或悬空）。28.TTL集成JK触发器正常工作时，其dR和dS端应接（高）电平。29.如果对键盘上108个符号进行二进制编码，则至少要（7）位二进制数码。30.74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A2A1A0=110时，输出应为（10111111）。31.将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM。该ROM有（11）根地址线，有（16）根数据读出线。32.两片中规模集成电路10进制计数器串联后，最大计数容量为CBAABC4/6（100）位。33.某计数器的输出波形如图1所示，该计数器是（6）进制计数器。34.驱动共阳极七段数码管的译码器的输出电平为（低）有效。35.逻辑函数有四种表示方法，它们分别是（真值表）、（逻辑图）、（逻辑表达式）和（卡诺图）。36.将2014个“1”异或起来得到的结果是（0）。37.将2015个“1”异或起来得到的结果是（1）。38.由555定时器构成的三种电路中，（施密特触发器）和（单稳态触发器）是脉冲的整形电路。39.TTL器件输入脚悬空相当于输入（高）电平。40.基本逻辑运算有:（与）、（或）和（非）运算。41.采用四位比较器对两个四位数比较时，先比较（最高）位。42.如果要把一宽脉冲变换为窄脉冲应采用（单稳态）触发器43.目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是（TTL）电路和（CMOS）电路。44.施密特触发器有（2）个稳定状态.，多谐振荡器有（0）个稳定状态。45.两个二进制数相加时，不考虑低位的进位信号是（半）加器。46.时序逻辑电路的输出不仅和(输入变量)有关，而且还与(原有状态)有关。47.计数器按CP脉冲的输入方式可分为(同步计数器)和(异步计数器)。48.一个JK触发器有（两）个稳态，它可存储（一）位二进制数。5/649.若将一个正弦波电压信号转换成同一频率的矩形波，应采用（斯密特触发器）电路。50.把JK触发器改成T触发器的方法是令（J=K=T）。51.对于JK触发器，若KJ，则可完成（T）触发器的逻辑功能；若KJ，则可完成（D）触发器的逻辑功能。52.把JK触发器改成D触发器的方法是令（KJ=D）53.构造一个模10同步计数器至少需要(4)个触发器。54.（FPGA）器件是一种可编程逻辑器件，其设计是基于查找表结构。55.利用(4)片4×2字位容量RAM，可以扩展成4×8字位RAM。56.各触发器连接形式如下所示，试写出各触发器的次态方程。（a）1n1Q=(JQ1𝑛̅̅̅̅̅+K̅Q1𝑛)（b）1n2Q=(Q2𝑛)57.分别在下图下方列出所示电路图的逻辑表达式(a)(Z=A+B̅̅̅̅̅̅̅)(b)(Z=A⊕B)58.TTL门电路能带同类门的个数称为（扇出数）。59.三态门除了有高低电平输出外，还有第三个状态即（高阻态）。60.十进制数（396.5）10的8421BCD码是（11_1001_0110.0101）。61.四级触发器组成的最大进制计数器为（16）进制。6/662.组合逻辑电路任何时刻的输出信号，与该时刻的输入信号（有关），与电路原来所处的状态（无关）。63.连续“同或”2015个0的结果是（0）。64.一个基本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是（RS=0）。65.一只四输入端与非门，使其输出为0的输入变量取值组合有（1）种。66.连续“异或”199个0的结果是（0）。67.在逐次逼近型、并行转换型、双积分型三种A/D转换器中，通常A/D转换的速度以（并行转换型）为最高，以（双积分型）为最低。68.一个初始值是偶数M的n位加法计数器，经（2n-M/2）个CP脉冲其值为M/2。69.为产生矩形脉冲作为时钟信号，应采用（多谐振荡器）电路。70.一个四位右移寄存器初态为0000，输入二进制数为D3D2D1D0=1011，经过（2）个CP脉冲后寄存器状态变为Q3Q2Q1Q0=1100。71.555定时器由（分压电路）、（电压比较器）、（SR锁存器）、（放电管）四部分组成。72.ROM、RAM的两个重要的性能指标是（容量）、（速度）。73.一只四输入端与非门，使其输出为1的输入变量取值组合有（15）种。74.在数字电路中，晶体三极管工作在（开关）状态，即或者在（截止区）区，或者（饱和）区。75.已知CDBAF，其反函数为（A̅B̅+CD）。76.根据触发器的逻辑功能，触发器可分为（D）触发器、（JK）触发器、（SR）触发器、（T）触发器等。77.一个五位的二进制加法计数器，由00000状态开始，经过169个输入脉冲后，此计数器的状态为（01001）。78.A/D转换器的一般工作过程包括（采样）、（保持）、（量化）和（编码）四个步骤。