2009年下期VHDL语言与EDA试卷B

湖南人文科技学院通控系电子信息工程专业2007级2009-2010学年第1学期VHDL语言与EDA课程考核试卷(B)考核方式:（闭卷)考试时量：120分钟题号一二三四五六七八九十总分合分人复查人实得分一、填空题：（每空1分，共17分）1、bit数据类型有________种取值。2、用VHDL语言描述时钟脉冲clk的上升沿时可写为_________________________。3、在用QuartusII编译VHDL程序时，如果发现报出多条错误，每次首先要检查和纠正第___________条错误。4、VHDL程序设计中常用的库有___________库、STD库、WORK库及VITAL库。5、最一般和最常用的状态机通常都包含说明部分、___________、主控时序进程和辅助进程等几个部分。6、在用VHDL语言设计电路时，一般要求文件名与_______名一致，后缀名是______。8、在VHDL中，使用__________符号将注释与VHDL程序分开。9、VHDL操作符NOT、AND和OR中优先级别最高的是________。10、VHDL的子程序有__________和___________两种。00110×××××01001112、VHDL预定义的错误等级有Note(通报)、Warning(警告)、________和Failure(失败)。13、DDS的核心是______________，改变___________控制字可改变输出正弦波的频率。二、判断题：（下列各题，正确的则在题前的括号内打“√”，错误的打“×”。每小题1分，共6分）（）1、VHDL和汇编语言都是硬件描述语言。（）2、VHDL基本标识符中可以使用下划线“_”、字母和数字0~9。（）3、VHDL程序可以转化成DSPBuilder模块。（）4、过程和函数都可以定义在进程内，而且，进程内定义的过程或函数可以被其他VHDL程序调用。（）5、在16位CSICCPU中，采用移位相加的方法实现乘法运算。（）6、Case语句和生成语句都是并行语句。三、简答题：（每小题5分，共20分）1、简述使用MATLAB/DSPBuilder开发FPGA的手动设计流程2、VHDL语言中有哪几种端口模式，它们的区别是什么？3、简述进程语句的格式得分评卷人得分评卷人得分评卷人任课教师学号姓名任课教师学号姓名共8页第1页共8页第2页4、如图所示，a[15..0]、b[15..0]及sel[2..0]电路comp的输入端，compout为电路的输出端，请写出与图相对应的VHDL程序的实体部分。四、选择题（下列各题中请选择一个最合适的答案的序号填在每小题相应的括号内，每小题2分，共16分）1、进程中的信号赋值语句，其信号更新是（）A、立即完成B、在进程的最后完成C、按顺序完成D、都不对2、大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（）实现其逻辑功能A、可编程乘积项逻辑B、查找表（LUT）C、输入缓冲D、输出缓冲3、不完整的if语句，其综合结果可实现（）A、时序逻辑电路B、组合逻辑电路C、双向电路D、三态电路4、状态机编码方式中，（）占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A、一位热码编码B、顺序编码C、状态位直接输出型编码D、格雷码编码5、关于VHDL中的数字，请找出以下数字中最大的一个（）A、2#1110#B、8#276#C、10#276#D、16#E#6、VHDL语言是一种结构化设计语言；一个设计电路模块包括实体和结构体两部分，结构体描述（）A、电路模块的外部特性B、电路模块的内部逻辑功能C、电路模块的综合约束D、电路模块的外部特性与内部逻辑功能7、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体硬件的IP核为（）A、软IPB、固IPC、硬IPD、都是8、在下列PLD器件中，与阵列可编程或阵列固定的是（）A、PROMB、PLAC、PALD、都不对五、改错题：请指出下列VHDL代码中的错误并改正（10分）libraryieee;useieee.std_logic_1164.all;entityh_adderisport(a,b:instd_logic;co,so:outstd_logic;）；endentityadder;Architectureoneofh_adderis;Signalabc:std_logic_vector(1downto0);得分评卷人得分评卷人a[15..0]b[15..0]sel[2..0]compoutcompinst任课教师学号姓名共8页第3页共8页第4页beginabc=a&b;caseabciswhen“00”=so=’0’;co=’0’;when“01”=so=’1’;co=’0’;when“10”=so=’1’;co=’0’;when“11”=so=’0’;co=’1’;whenothers=null;endcase;Endarchitectureful;六、以下VHDL程序是对一个四位二进制计数器电路的描述，请将空缺部分补充完整。（每空2分，共10分）LIBRARYIEEE;USEIEEE.std_logic_1164.all;USEIEEE.std_logic_arith.all;USEIEEE.std_logic_unsigned.all;ENTITYcounterISPORT(clk,rst:_______STD_LOGIC;en:INSTD_LOGIC;q:BUFFER________________________________);ENDcounter;ARCHITECTURE___________OF__________ISBEGINPROCESS(clk,rst)BEGINIF(rst='0')THENq=(others=’0’);ELSIF(clk’eventandclk=’1’)thenIf(en=’1’)thenq=q+1;Elseq=q;Endif;______________;ENDbehave;七、请指出下列的VHDL程序所描述的电路功能，并为该程序正确命名。（5分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtri_sISport(enable:INSTD_LOGIC;datain:INSTD_LOGIC_VECTOR(7DOWNTO0);dataout:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDtri_s;ARCHITECTUREbhvOFtri_sISBEGINPROCESS(enable,datain)BEGIN得分评卷人得分评卷人任课教师学号姓名共8页第5页共8页第6页IFenable='1'THENdataout=datain;ELSEdataout=ZZZZZZZZ;ENDIF;ENDPROCESS;ENDbhv;八、设计题：下图是一个VHDL程序的时序仿真图，请写出每个端口的作用、该电路的功能及该电路的VHDL程序。（8分）九、下图是用DSPBuilder设计的一个正弦信号发生器电路原理图。1、说明图中各模块的作用，各总线的数据类型。2、能改变该电路输出正弦波的频率吗？说明原因。3、写出查找表模块中计算查找表内容的计算式。（8分）。得分评卷人得分评卷人图2任课教师学号姓名共8页第7页共8页第8页