1.EDA技术概述

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内容:1、EDA技术综述2、FPGA/CPLD结构原理3、VHDL语言4、实验:-QuartusII软件及一位全加器设计-交通灯信号控制器设计参考教材:《EDA技术与应用》王紫婷编兰州大学出版社EDA方法及实验实习报告要求1、理论部分:※EDA技术概念※EDA技术开发流程※FPGA/CPLD概念和结构特点※什么是VHDL?2、实验部分:(1)全加器:※实验目的※实验内容(过程、原理图)※实验结果(仿真图和测试结果)(2)交通灯:※实验目的※实验内容(过程、源程序)※实验结果(仿真图和测试结果)3、总结、体会、建议第1部分EDA技术概述知识点概要:1、掌握EDA技术以及IP核的基本概念,EDA技术的开发流程以及自定向下的设计方法。2、了解EDA技术的实现目标、EDA技术的优势、以及基本的EDA工具。1.1EDA技术及其发展EDA(ElectronicDesignAutomation,电子设计自动化)。依赖计算机,在EDA工具软件平台上,对以HDL(HardwareDescriptionLanguage)为主的设计文件,自动完成逻辑化简、分割、综合、布局布线,以及逻辑优化和仿真测试等功能,直至实现既定性能的电子线路系统功能。EDA技术发展•20世纪70年代:PCB编辑、布局布线(CAD)•20世纪80年代:逻辑设计、仿真(CAD、CAE)•20世纪90年代:EDA技术•20世纪90年代后期(SoC:SystemonChip)1.2EDA技术的优势•大大降低设计成本,缩短设计周期•简化设计文档的管理•日益强大的逻辑仿真测试技术•自顶向下的设计方法•设计者拥有完全的自主权•规范标准,具有良好的可移植与可测试性1.3自顶向下设计方法•自底向上的设计方法是一种低效、低可靠性、费时费力、成本高昂的设计方法•自顶向下的设计方法已是EDA技术的首选设计方法,是ASIC或FPGA开发的主要设计手段设计说明书建立HDL行为模型HDL行为仿真HDL-RTL级建模前端功能仿真逻辑综合测试向量生成功能仿真结构综合门级时序仿真硬件测试设计完成自顶向下的设计流程1.4EDA设计流程原理图/HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、JTAG方式下载2、针对SRAM结构的配置3、配置器件编程功能仿真1、设计输入•图形输入–原理图输入、状态图输入、波形图输入–兼容性差•HDL文本输入–最基本、最有效和最通用的输入方式2、综合•将软件转换为硬件电路的关键步骤•将电路高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件或程序•映射并不是唯一的3、适配•将由综合器产生的网表文件配置于指定的目标器件中,使之产生最终的下载文件•主要包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作4、仿真•时序仿真:接近真实器件的仿真,精度高•功能仿真:直接对设计输入的逻辑功能进行测试模拟,以了解其功能是否满足设计要求5、编程下载•把适配后的下载或配置文件,通过编程器或编程电缆向FPGA或CPLD下载,以便进行硬件调试和验证(HardwareDebugging)EDA工具大致可以分为如下5个模块:设计输入编辑器仿真器HDL综合器适配器(或布局布线器)下载器(编程器)1.5EDA基本工具1、输入编辑器输入编辑器可接受不同的设计输入表达方式:•原理图输入方式•状态图输入方式•波形图输入方式•文本输入方式2、综合器1.综合器是将设计者在EDA平台上编辑输入的HDL文本、原理图描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述网表文件。2.显然,综合器是软件描述与硬件实现的一座桥梁。综合过程是将电路的高级语言描述转换成低级的,可与FPGA/CPLD基本结构相映射的网表文件。比较常用、性能良好的HDL综合器有如下三种:Synopsys公司的SynplifyPro综合器Synopsys公司的DC-FPGA综合器Mentor的LeonardoSpectrum综合器和PrecisionRTLSynthesis综合器综合器完成一个独立的设计步骤,一般为其他EDA环境调用,它的使用也有两种模式:图形模式(显示窗口界面)和命令行模式(Shell模式,不出现界面,在后台运行)。综合后输出文件为网表文件,如EDIF格式(ElectronicDesignInterchangeFormat)3、仿真器按处理的硬件描述语言类型分,HDL仿真器可分为:(1)VHDL仿真器。(2)VerilogHDL仿真器。(3)MixedHDL仿真器(混合HDL仿真器,同时处理Verilog与VHDL)。(4)其他HDL仿真器(针对其他HDL语言的仿真)。按仿真的电路描述级别的不同,HDL仿真器可以单独或综合完成以下各仿真步骤:(1)系统级仿真(2)行为级仿真(对系统的数学模型的描述是否正确)(3)RTL级仿真(寄存器传输级,对寄存器的描述是否正确)(4)门级时序仿真(对电路的描述是否正确)按是否考虑硬件延时等(时序仿真与功能仿真)时序仿真功能仿真就是接近真实器件运行特性的仿真,仿真文件中己包含了器件硬件特性参数,因而,仿真精度高。是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟,以了解其实现的功能是否满足原设计的要求的过程,仿真过程不涉及任何具体器件的硬件特性。通常首先进行功能仿真,待确认设计文件所表达的功能满足设计者的意图时,再进行综合适配和时序仿真,以便更了解目标器件工作的功能时序。4、适配器它的功能是将由综合器产生的网表文件配置于指定的目标器件中,使之产生最终的下载文件,如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作,其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真,同时产生可用于编程的文件。由可编程逻辑器件的厂商提供的开发软件来完成。5、编程器把设计下载到对应的实际器件,实现硬件设计。通常,将对CPLD的下载称为编程(Program),对FPGA中的SRAM进行直接下载的方式称为配置(Configure),但对于OTPFPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。C、ASM...程序CPU指令/数据代码:0100101000101100软件程序编译器COMPILER编译器和综合功能比较VHDL/VERILOG.程序硬件描述语言综合器SYNTHESIZER为ASIC设计提供的电路网表文件(a)软件语言设计目标流程(b)硬件语言设计目标流程1.6IP核(IntellectualPropertycore)•知识产权核或知识产权模块•用于ASIC或FPGA中的预先设计好的电路功能模块。•分类:–软IP:以HDL描述的功能模块–固IP:完成了综合的功能模块–硬IP:提供设计的最终阶段产品:掩膜

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