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东北大学考试试卷（A卷）2004—2005学年第1学期课程名称：计算机组成原理┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄┄答案：每空1分——1．A、B（无顺序）：程序、数据；C：控制器（CPU、指令、硬件等）。2．A：固件（系统程序、引导程序、控存等）。3．A：-2。4．A：ReducedInstructionSetComputer；B：ComplexInstructionSetComputer。5．A：6．A：7．A：8．9．A：总分一二三四五六七八九十学院班级学号姓名……………○……………密……………○……………封……………○…………线………………………………1．A和B都存放在存储器中，计算机的C能自动识别它们。2．有些计算机将一部分软件永恒地存于只读存储器中，称之为A。3．设机器数补码字长为8位（含1位符号位），若机器数为FEH（十六进制），则其等价的十进制整数为A。4．RISC的英文全名是A，CISC的英文全名是B。5．先行进位是指A。6．字长8位的单符号位定点小数的原码和补码的表数范围分别是A和B。7．主存、Cache、通用寄存器、磁盘和磁带都可以用来存储信息，按存取时间由快至慢排列，其顺序是A。8．组合逻辑控制器中，微操作控制信号由A、B和C决定。9．CPU响应中断的时间是A。1．运算器中的累加器既有寄存器的功能，又有加法器的功能。（错）2．DRAM存储器由于需要刷新，所以其功耗大于SRAM。（错）3．无论是硬布线设计控制器还是微程序设计控制器，都使用微命令、微操作的概念。（对）4．中断响应周期中，关中断及保护硬现场的工作由硬件完成的目的是为了得到尽可能快的响应速度。（错）5．计算机中采用浮点数表示的目的是扩大表数范围，而一个浮点数是由两个定点数来表示的。（对）6．磁盘存储器中，一个记录面上各个磁道是一组记录密度相同的同心圆。（错）7．双端口存储器之所以能进行高速读写，是因为采用了两套相互独立的读写电路。（对）8．Cache组相联映射的块冲突率比直接映射的高。（错）9．某计算机的主频最快，则它的速度也就最快。（错）10．主存中存放程序和数据，控存中存放微程序和数据。（错）一、（15分）填空题（答案写在下边空白处，标明题号和A、B、C）二、（10分）判断题（在每小题后的括号内答“对”或“错”）在若干个全加器（FA）构成的加法逻辑中，先并行生成全部低位进位（各级进位位的值），然后求和的逻辑称为先行进位即CLA。-（1-2-7）~1-2-7；B：-1~1-2-7。通用寄存器、Cache、主存、磁盘、磁带。A、B、C（无顺序）：指令信息、时序信息、状态条件（反馈）信息。一条指令执行结束（中断响应周期、公操作时）。得分三、（15分）简要回答下列问题2．（4分）微程序控制器与组合逻辑控制器相比较的主要优缺点是什么？3．（3分）某CPU指令周期有4个机器周期：取指、间址、执行和中断。组合逻辑实现时，可用两个1位的时序标志来指定当前所处机器周期。为什么微程序控制器不需要这些标志？4．（4分）I/O编址有哪两种方法？对两种方法的优缺点进行简单比较。答：两种I/O编址方法的名称为“统一编址法”和“独立（或：分开、不统一）编址法”。优缺点比较：（1）统一编址法对内存和外设使用同一地址空间，因而相当于缩小了主存的空间范围；而独立编址法与之相反。（2）采用统一编址法的系统可以使用访问主存的命令去访问外设端口；独立编址方式下必须使用两套不同的命令分别访问主存单元和外设。1．（4分）Cache的命中率与哪些因素有关？答：Cache的命中率与——Cache的容量块的大小映射方式替换算法有关。答：从以下四点比较——（1）设计的规整性比较：微程序控制器优于组合逻辑控制器；（2）扩充及修改的难易程度比较：微程序控制器优于组合逻辑控制器；（3）成本及可靠性比较：微程序控制器优于组合逻辑控制器；（4）速度比较：组合逻辑控制器优于微程序控制器。答：机器周期的概念对应于微程序控制器的微指令周期，而微程序控制器在微程序设计中已经解决了微指令执行顺序控制的问题，即，微指令一条接一条的执行过程本身已经确定了机器周期的状态，不需要额外用时序信号指定。得分四、（13分）CPU有16条地址线（A15~A0）和8条数据线（D7~D0），与存储器有关的控制信号有两个：MREQ*（本题用信号名称后的*表示逻辑“非”）为存储器访问信号，低电平有效，RD为读写控制信号，高电平为读，低电平为写。从0地址开始已有40KB内存，现要在40KB地址空间之后再增加8KB的RAM（地址连续），并采用4KX4位的SRAM芯片来扩充。要求：（1）计算共需要几片4KX4的SRAM芯片？（2）写出上述各片SRAM的地址空间范围（二进制）。（3）画出CPU与8KBSRAM的连接图。设SRAM芯片的片选信号CS*低电平有效，读写信号WE*低电平写/高电平读；门电路和译码器可根据需要自定。解答：（1）共需要8KB/（4KX4）=4片4KX4的SRAM芯片。（2）第1、2片4KX4的SRAM（即并联为4KX8的第一组）地址范围：（4分）A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A01010000000000000（A000H）…..…..…..…..1010111111111111（AFFFH）第3、4片4KX4的SRAM（即并联为4KX8的第二组）地址范围：A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A01011000000000000（B000H）…..…..…..…..1011111111111111（BFFFH）（3）CPU与上述8KBSRAM的连接图如右图所示。MREQ*A15A14A13A12A11··A0D7D6D5D4D3D2D1D0RDCPU74138译码器G1G2A*G2B*CBAVccY7*Y6*Y5*Y0*A0………A114KX4SRAMWE*CS*段第2片D3D2D1D0A0………A114KX4SRAMWE*CS*第1片D3D2D1D0A0………A114KX4SRAMWE*CS*段段第4片D3D2D1D0A0………A114KX4SRAMWE*CS*第3片D3D2D1D0或门非门或门D7~D4D3~D0接第2片4KX4SRAM的WE*端端第四题答图注：答图并不唯一，符合题意要求即可。接第4片4KX4SRAM的WE*端端A0~A11得分五、（13分）某计算机的中断系统有5个中断级，其硬件排队的优先顺序由高到低为I0I1I2I3I4。为了改变中断处理的优先次序，将各级中断的屏蔽码重新设置如下表所示，表中，“0”表示开放，“1”表示屏蔽。问：（1）改变后的中断处理次序是怎样的？（2）如果在CPU执行用户程序的T1时刻，同时出现了I0、I1和I2三级中断请求，而当CPU为此进行中断处理执行到I2级的中断服务程序的过程中的T2时刻，又同时出现了I3和I4两级中断请求；请按表中屏蔽字所确定的改变后的中断处理次序，在下图中画出CPU运行程序的轨迹（要求在图中时间轴上标示出T1和T2的时刻点）。程序级屏蔽字CPUI0I1I2I3I4I010011I4I111011I3I211111I2I300010I1I400011I0用户程序00000用户第五题表各级程序的中断屏蔽字时间t第五题图CPU运行程序的轨迹解答：（1）改变后的中断处理次序为I2I1I0I4I3。（2）CPU运行程序的轨迹及T1、T2时刻点标示如右图。T1时刻（I0、I1、I2同时请求，且开始响应中断）T2时刻（在I2级程序执行过程中即可，如虚线示）六、（9分）为一个磁盘系统定义如下参数：Ts=找道时间——磁头定位在磁道上的平均时间；r=磁盘的旋转速度，单位：转/秒；n=每个扇区的位数；N=一个磁道的容量，单位：位；TA=存取一个扇区的时间，单位：秒。请推导TA作为其他参数函数的关系式。七、（9分）某机主存按字节编址，容量为64KB，块的大小是8字节。假设它使用直接映射的Cache，其容量为32块。问：（1）主存地址如何划分为区号（标记）、块号和字节号？（2）二进制地址为1010101010101010的主存内容将存入Cache的哪一块？（3）为什么区号（标记）也保存在Cache中？八、（16分）某模型机CPU有8个通用寄存器R0~R7，请问除了它们之外，按一般CPU组成，该CPU中至少还应该有哪些寄存器？写出它们的英文缩写名及对应的汉语名称。该CPU的ALU有16种算术运算功能和16种逻辑运算功能，ALU的输入端有两个输入暂存器，输出端的移位器有8种操作（如上运算功能与移位操作的具体内容不需一一定义，需要时可用代号一一表示）。假设上述组件及主存系统使用单总线连接，并且ALU输入端与ALU之间及ALU输出端与移位器之间都是直通的（不需要微命令）。要求：（1）画出由上述组件及主存储器构成的模型机框图，图中部件间连线及部件与总线的连线要表示出信息流动的方向；解答：TA=Ts+Tw+TRW；其中，Ts为平均找道（定位时间）；Tw为平均等待（旋转）时间；TRW为一个扇区数据的实际读出或写入时间；根据题意，Ts已知；Tw=1/（2r）（秒），即旋转一周时间的一半；TRW=n/（r·N）（秒）；所以有——TA=Ts+1/（2r）+n/（r·N）（1）解答：主存地址共16位划分如下——1587320（2）主存地址1010101010101010按（1）的划分可知块号字段是10101，按直接映射规则，无论主存地址属于哪个区，块号为X的块只能存入Cache中的X块。所以，二进制地址为1010101010101010的主存内容将存入Cache的第10101块，即十进制标记0~31块中的第21块（或按1开始数为第22块）。（3）主存内容调入Cache时，区号（标记）随块的内容保存在Cache中，目的是为了当CPU给出访问主存的地址时，用块号寻址后可以直接将保存在Cache中的区号与CPU访存地址的区号相比较，以确定是否命中。否则只知道块号，无法确定是否命中，也就无法进行下一步的操作区号（标记）字段：8位块号字段：5位字节号字段：3位（2）微指令格式设计如下。答案不唯一，但要体现划分字段的原则并能指定全部相关操作。移位器ALUA输入端暂存器B输入端暂存器R0R2R3R5R7R1R4R6MARMDR主存储器MMPCIR寄存器→BUSBUS→寄存器ALU运算移位器操作主存操作PC+1ALU低位+1（本题可有可无）顺序控制字段（忽略）4位：4位：6位：4位：2位：1位：1位：0000——无操作0000——无操作000000：无操作0000：无操作00：无操作0：不+10：不+10001——移位器→BUS0001——BUS→MAR000001：算术运算10001：移位操作101：读1：+11：+10010——MDR→BUS0010——BUS→MDR000010：算术运算20010：移位操作210：写（PC+1也可设计成使用ALU加来实现）0011——PC→BUS0011——BUS→PC000011：算术运算30011：移位操作30100——IR→BUS0100——BUS→IR000100：算术运算40100：移位操作40101——R0→BUS0101——BUS→R0000101：算术运算50101：移位操作50110——R1→BUS0110——BUS→R1000110：算术运算60110：移位操作60111——R2→BUS0111——BUS→R2000111：算术运算70111：移位操作71000——R3→BUS1000——BUS→R3001000：算术运算81000：移位操作81001——R4→BUS1001——BUS→R4001001：算术运算9（本字段可以简写）1010——R5→BUS1010——BUS→R5001010：算术运算101011——R6→BUS1011——BUS→R6001011：算术运