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书书书第２２卷第２期重庆邮电大学学报（自然科学版）Ｖｏｌ．２２ Ｎｏ．２２０１０年４月ＪｏｕｒｎａｌｏｆＣｈｏｎｇｑｉｎｇＵｎｉｖｅｒｓｉｔｙｏｆＰｏｓｔｓａｎｄＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＮａｔｕｒａｌＳｃｉｅｎｃｅＥｄｉｔｉｏｎ）Ａｐｒ．２０１０基于ＦＰＧＡ的高速数据传输方案设计与实现收稿日期：２００９０６０４ 修订日期：２０１００２０５武荣伟，苏 涛，翁春蕾（西安电子科技大学雷达信号处理重点实验室，陕西西安７１００７１）摘 要：为解决目前信号处理系统中数据传输的瓶颈问题，设计并实现了一种基于可编程门阵列（ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ，ＦＰＧＡ）的高速实时数据传输方案。该方案借助ＸｉｌｉｎｘＦＰＧＡ的ＣｈｉｐＳｙｎｃ技术，稳定地完成了数据的串化／解串，以及通信链路相对延迟的精确测量和调整。同时，利用提出的数据传输同步方法—系统同步和串行低压差分信号（ｌｏｗｖｏｌｔａｇｅｄｉｆｆｅｒｅｎｔｉａｌｓｉｇｎａｌｉｎｇ，ＬＶＤＳ）总线技术实现板卡间大量数据的高速传送，有效地保证了多通道传输的同步性和可靠性，并大大降低了系统互联的复杂度和系统成本。关键词：高速数据传输；同步；低压差分信号；可编程门阵列中图分类号：ＴＮ９１９．３ 文献标识码：Ａ文章编号：１６７３８２５Ｘ（２０１０）０２０２０５０４ＤｅｓｉｇｎａｎｄｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆｈｉｇｈｓｐｅｅｄｄａｔａｔｒａｎｓｆｅｒｂａｓｅｄｏｎＦＰＧＡＷＵＲｏｎｇｗｅｉ，ＳＵＴａｏ，ＷＥＮＧＣｈｕｎｌｅｉ（ＫｅｙＬａｂｏｆＲａｄａｒＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ，ＸｉｄｉａｎＵｎｉｖｅｒｓｉｔｙ，Ｘｉａｎ７１００７１，Ｐ．Ｒ．Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ｔｏｓｏｌｖｅｔｈｅｓｐｅｅｄｂｏｔｔｌｅｎｅｃｋｏｆｄａｔａｔｒａｎｓｆｅｒｉｎｃｕｒｒｅｎｔｓｉｇｎａｌｐｒｏｃｅｓｓｉｎｇｓｙｓｔｅｍ，ａｓｃｈｅｍｅｆｏｒｈｉｇｈｓｐｅｅｄｄａｔａｔｒａｎｓｆｅｒｗａｓｐｒｏｐｏｓｅｄａｎｄｉｍｐｌｅｍｅｎｔｅｄｂａｓｅｄｏｎｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ（ＦＰＧＡ）．ＣｈｉｐＳｙｎｃｔｅｃｈｎｏｌｏｇｙｉｎＸｉｌｉｎｘＦＰＧＡｗａｓｕｓｅｄｆｏｒｄａｔａｓｅｒｉａｌｉｚｉｎｇ／ｄｅｓｅｒｉａｌｉｚｉｎｇｉｎｔｈｅｓｃｈｅｍｅ，ａｎｄｒｅｌａｔｉｖｅｄｅｌａｙｏｆｄｉｆｆｅｒｅｎｔｃｈａｎｎｅｌｓｗａｓａｌｓｏｔｅｓｔｅｄａｎｄａｄｊｕｓｔｅｄｗｉｔｈｉｔ．Ｍｅａｎｗｈｉｌｅ，ａｍｅｔｈｏｄｆｏｒｔｒａｎｓｆｅｒｒｉｎｇｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｗａｓｐｒｏｐｏｓｅｄ，ｗｈｉｃｈａｌｏｎｇｗｉｔｈｓｅｒｉａｌＬＶＤＳｂｕｓｔｅｃｈｎｏｌｏｇｙｇｕａｒａｎｔｅｅｓｔｈｅｒｅｌｉａｂｉｌｉｔｙａｎｄｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｏｆｃｈａｎｎｅｌｓａｎｄｒｅｄｕｃｅｓｓｙｓｔｅｍｃｏｍｐｌｅｘｉｔｙａｎｄｃｏｓｔｇｒｅａｔｌｙ．Ｋｅｙｗｏｒｄｓ：ｈｉｇｈｓｐｅｅｄｄａｔａｔｒａｎｓｆｅｒ；ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ｌｏｗｖｏｌｔａｇｅｄｉｆｆｅｒｅｎｔｉａｌｓｉｇｎａｌｉｎｇ（ＬＶＤＳ）；ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ（ＦＰＧＡ）０ 引 言数字信号处理技术的快速发展给现代处理机设计带来了生机，与此同时复杂而庞大的数据处理和传输任务，也使处理机的设计面临着极大的挑战。在雷达信号处理、图像采集、视频信号处理等诸多领域，高速高效的数据传输方案成为系统设计的重要组成部分和难点。传统数据传输的瓶颈［１］是制约现代处理器速度提升的重要因素。本文中我们提出的基于可编程门阵列（ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ，ＦＰＧＡ）的高速数据传输方案，是针对庞大系统板间数据实时传送需求而设计的。该方案利用高效稳定的数据通信同步方式和串行低压差分信号（ｌｏｗｖｏｌｔａｇｅｄｉｆｆｅｒｅｎｔｉａｌｓｉｇｎａｌｉｎｇ，ＬＶＤＳ）技术，能够有效保证数据传输的同步性和可靠性，并能大大降低系统互联的复杂度和系统成本。１ 方案设计按工程需要，考虑来自ＡＤ板的３２个馈源的１２８路正交双通道信号，送往下级板做波束合成（ＤＢＦ）处理，每通道位宽１６ｂｉｔ，ＤＢＦ处理时钟２０ＭＨｚ，板间数据吞吐量需要达到８０Ｇｂｉｔ／ｓ以上。若采用２０３ＭＨｚ并行总线传输数据则需要１２８×２×１６＝４０９６个通信链路，极不可行。这里采用串行ＬＶＤＳ总线技术，每路信号仅使用一对高速ＬＶＤＳ差分线。这样只需１２８条通信链路即可高效地完成庞大的数据传输任务，同时单路数据率相应提至６４０Ｍｂｉｔ／ｓ。可见，链路数仅为原来的１／３２，使用本文中我们提出的同步方案，可保证数据传输性能。为了保证传输同步，目前使用的串行总线技术主要有２种实现方式：一是给每条串行链路配一路源时钟；二是将源时钟嵌入串行数据流中。虽然这２种方式都能保证时钟与数据的相位匹配，但前者无疑会增加链路数；而后者由于需要对数据进行编码和解码不但会增加系统复杂度，还将提高数据率［２］。这在高速高密集系统设计中应用起来都有很大的局限。基于此，结合二者的优点提出了另一种实现方案，方案示意图如图１所示。该方案只需在发端和收端使用同源的数据传输时钟并约定好数据率，再利用一个统一的同步控制信号即可保证各路数据可靠地同步传输，称之为系统同步方法。图１ 数据传输方案示意图Ｆｉｇ．１ Ｓｋｅｔｃｈｏｆｄａｔａｔｒａｎｓｆｅｒｓｃｈｅｍｅ２ 方案实现ＡＤ板和ＤＢＦ板数据处理芯片采用Ｘｉｌｉｎｘ的ＸＣ４ＶＳＸ５５ＦＰＧＡ。该芯片支持ＬＶＤＳ电平标准，最高速率可达１Ｇｂｉｔ／ｓ［３］，且片内的数控阻抗（ＤＣＩ）技术直接配置ＦＰＧＡ内部端接阻抗，每个Ｂａｎｋ只需１对电阻就可以实现该Ｂａｎｋ内所有ＩＯ内部阻抗匹配要求［４］。这样省去了专用ＬＶＤＳ电平转换芯片［５］，大大节省了印制电路板（ｐｒｉｎｔｅｄｃｉｒｃｕｉｔｂｏａｒｄ，ＰＣＢ）的设计空间。另外，为简化源同步接口，ＦＰＧＡ集成了ＣｈｉｐＳｙｎｃ技术，每个ＩＯＢ都含有ＳＥＲＤＥＳ模块（包含ＯＳＥＲＤＥＳ和ＩＳＥＲＤＥＳ），集成ＩＤＥＬＡＹ（可变延时线）和Ｂｉｔｓｌｉｐ（比特滑动）功能［４］。利用可编程的精确延迟，可以实现动态相位对齐（ＤＰＡ），以补偿不同链路之间的时滞以及数据和时钟之间的时滞。２．１ 方案实现过程来自ＡＤ板的１２８路Ｉ，Ｑ各１６ｂｉｔ的双通道２０ＭＨｚ信号以串行方式发送到ＤＢＦ板。发送端ＡＤ板先将Ｉ，Ｑ双通道信号拼接成位宽３２３ｂｉｔ单路信号，然后进行３２∶１的并串转换。直接实现该转换，速度和性能都难以保证，因此这里用２次串化的方法完成转换。具体是使用ＦＰＧＡ的异步双端口ＲＡＭ完成３２∶８的串化；接着用ＯＳＥＲＤＥＳ的ＤＤＲ模式（ｄｏｕｂｌｅｄａｔａｒａｔｅ，该模式下３２０ＭＨｚ的串行时钟驱动６４０Ｍｂｉｔ／ｓ的数据率）把８位并行数据转换成串行数据流，并用ＬＶＤＳ信号把该数据流发送出去。接收端ＤＢＦ板以相反的过程恢复数据。值得注意的是，由于通路延迟可能会使数据到达ＤＢＦ板后与本地时钟相位不匹配，造成数据不稳定。所以在进行１∶８解串时，需要使用解串模块ＩＳＥＲＤＥＳ内的ＩＤＥＬＡＹ调整数据的延时。以其中一路数据为例，传输实现过程如图２所示。图２ 单通道数据过程示意图Ｆｉｇ．２ Ｄａｔａｔｒａｎｓｆｅｒｐｒｏｃｅｓｓｏｆｓｉｇｎａｌｃｈａｎｎｅｌ２．２ 时钟网络数据传送中不含时钟信息，需要收发双方约定好数据率和传送时钟。一旦约定好，双方就不能擅自改变，这是保证数据正确稳定传输的前提。高质量的时钟网络也能给数据传输提供保障，这里推荐双方对时钟做相同的处理。ＦＰＧＡ内的ＤＣＭ（ｄｉｇｉｔａｌｃｌｏｃｋｍａｎａｇｅｒ）为时钟处理带来方便［６］。２．３ 链路间相对延时测定ＰＣＢ布线难以保证各链路等长，各路数据到达接收端的时间也会参差不齐。尽可能精确地测定各链路的相对延时信息，对数据稳定地同步传输至关重要。然而，要完成１２８路信号的同时测定，硬件上是不可能实现的。ＸｉｌｉｎｘＦＰＧＡ中ＩＳＥＲＤＥＳ内建的ＩＤＥＬＡＹ模块和内嵌的逻辑分析仪ＣｈｉｐＳｃｏｐｅ给测·６０２· 重庆邮电大学学报（自然科学版） 第２２卷定提供了可能。ＩＤＥＬＡＹ内含可变延时线，分６４节，平均每节可使串行数据滞后７５ｐｓ，实际的延时节数是可编程的，并可动态调整［４，７］。图３和图４分别是用ＩＤＥＬＡＹ在ＦＰＧＡ内部完成各路相对延时测定的流程图和测定结果部分截图。图３ ＦＰＧＡ内测各链路相对延迟流程图Ｆｉｇ．３ ＤｅｌａｙｔｅｓｔｆｌｏｗｏｆｄｉｆｆｅｒｅｎｔｃｈａｎｎｅｌｓｉｎＦＰＧＡ图４ 测量结果ＣｈｉｐＳｃｏｐｅ截图Ｆｉｇ．４ ＲｅｓｕｌｔｏｆｄｅｌａｙｔｅｓｔｃｕｔｔｉｎｇｆｒｏｍＣｈｉｐＳｃｏｐｅ由测量流程可见，从ＦＰＧＡ的ＲＡＭ中读出的数据就是能使数据稳定传输的ＩＤＥＬＡＹ的延时节数ＶＡＬＵＥ，相对延迟值的测量精确到皮秒级。图４中ｐｘ＿ｖａｌｕｅ就是第ｘ路的ＶＡＬＵＥ值，而ｐｘ＿ｓｈｉｆｔ对应第ｘ路数据最低位（ＬＳＢ）实际所处的数据位。３ 同步控制各路链路传输同步，是保证数据对后级可用的前提。实践中传输同步控制分３级完成，最终的同步由同步控制信号监控。３．１ 位对齐位对齐是指根据２．３测定的延时结果调整链路延时，以保证接收端在串行数据最稳定的时刻采集数据，即保证接收时钟沿正对数据眼图的中间。调整的目标如图５ａ所示，实测的调整效果的ＣｈｉｐＳｃｏｐｅ截图如图５ｂ和图５ｃ所示。图５ａ中Ｄ对应调整前的串行数据，Ｄ′对应调整后的串行数据。测试中发端循环发送０—２５５的连续数。很明显调整前数据不稳定，毛刺很多。图５ 位对齐调整示意图和效果截图Ｆｉｇ．５ Ｍｅｔｈｏｄｏｆｂｉｔａｄｊｕｓｔｉｎｇａｎｄｔｈｅｒｅｓｕｌｔ３．２ 字对齐和字同步ＤＢＦ板接收数据进行１∶８解串时对起始位不好界定，可能出现解串出错（串位），因此需要对解串后的数据进行重组调整。例如，发送并行８ｂｉｔ数据Ａ［０∶７］，Ｂ［０∶７］，Ｃ［０∶７］，Ｄ［０∶７］，……解串时收端可能按｛Ｂ［３∶０］，Ａ［７∶４］｝，｛Ｃ［３∶０］，Ｃ［７∶４］｝，……恢复数据，从而产生解串错误。为正确恢复数据，使用寄存器调整解串结果，方法如图６所示，图７是调整后的ＣｈｉｐＳｃｏｐｅ截图。图６ 字对齐校正方法示意图Ｆｉｇ．６ Ｗｏｒｄａｄｊｕｓｔｉｎｇｍｅｔｈｏｄ对于校正后的各路数据，如果传输不同步，还需·７０２·第２期武荣伟，等：基于ＦＰＧＡ的高速数据传输方案设计与实现要使用８位寄存器来调整同步。一组寄存器可使数据延时一个ＣＬＫＤＩＶ时钟周期，当然也可以使用ＦＰＧＡ内的ＳＲＬ（移位寄存器）调整字同步。图７ 字对齐后的ＣｈｉｐＳｃｏｐｅ截图Ｆｉｇ．７ ＲｅｓｕｌｔｏｆｗｏｒｄａｄｊｕｓｔｉｎｇｃｕｔｔｉｎｇｆｒｏｍＣｈｉｐＳｃｏｐｅ３．３ 帧同步完成８ｂｉｔ数据同步后，还需要将其拼接成１６ｂｉｔ，以恢复Ｉ，Ｑ双通道数据，同时需要标示帧头和控制帧同步，以便波束合成时的加权处理。这些任务是由２０／６４ＭＨｚ的同步信号完成的。按照发端的要求每帧信号包含６４个子带，即６４个数据。发端ＡＤ板在每个２０／６４ＭＨｚ时钟的上升沿开始发数，依次为子带１、子带２、……、子带６４；子带１……。收端ＤＢＦ板根据需要做同步调整，使每个２０／６４ＭＨｚ时钟的上升沿对准子带１，之后便固定下来。这样２０／６４ＭＨｚ时钟的上升沿既能控制帧同步，又起到标示帧头的作用。即便数据在传输过程中某帧出错，也不会影响下一帧数据。接收数据的时序如图８，发送数据的时序类似。图８ ＤＢＦ板接收数据的时序图Ｆｉｇ．８ ＤａｔａｒｅｃｅｉｖｉｎｇｔｉｍｉｎｇｏｎＤＢＦｂｏａｒｄ 工程实现时，发端和收端都用乒乓操作，即给发端和收端的每条链路都设置２个双口ＲＡＭ。发端ＲＡＭ数据３２ｂｉｔ写入，８ｂｉｔ读出；收端ＲＡＭ数据８ｂｉｔ写入，３２ｂｉｔ读出，其中高１６位为Ｉ通道，低１６位为Ｑ通道，数据按帧交替写入