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基礎電路設計(七)EMC對策與雷擊防護前言由於IC與LSI高速化與高度積體化，使得IC與LSI本身就成是巨大的噪訊發生源，此外基於低耗電量的要求，即使IC與LSI低耗電化或是低噪訊化，從機器整體的角度觀之，機器對外部的噪訊反而變得極端敏感，因此有必要開發可抑制EMC等電磁干擾的技術。噪訊對策可分為兩種方式，一種是直接抑制噪訊，另一種方式是避免外部噪訊造成電磁性結合引發電路誤動作，前者必需採取EMI對策，後者則需採取EMS對策。在電磁噪訊充斥的環境下設計電子電路，除了成本tradeoff考量之外，概括性的對策手段摸索與理論的結合成為重要的手法，因此接著要深入探討EMI與EMS的防護與對策。IC與LSI高速化與封裝時的噪訊對策設計電子電路時選用適合電路動作速度的邏輯IC非常重要，如果IC動作速度超過設計上的要求時，系統與機器的頻寬會大幅增加(圖1)，抑制機器產生的噪訊變得毫無意義，而且更不易進行EMC對策。最近大部分的電子機器都使用高速低電壓CMOSIC，若與以往常用的TTLIC比較，CMOSIC反而更容易因噪訊造成電子電路誤動作。噪訊發生源通常是在電流變化(di/dt)很大的部位。CMOSIC是在switching產生大電流(過渡電流與充放電電流)變化時動作，此時若流入具有有限阻抗(impedance)的groundline(主要是inductance成份)，該部位就會發生電壓下降現象，而壓降造所成電路誤動作，會因低電壓IC的閥值越低越危險。相較之下高速IC的場合，即使是數ns的噪訊也會引發電路誤動作，因此不論是設計電子電路或是封裝設計，噪訊對策時必需注意以下要點:(a).電源與接地層低阻抗化雙面電路基板對動作速度較低的數位電路，具有良好的低阻抗效應，因此接地可以採用如圖2所示的網狀(mesh)導線，如果能縮小電源‧接地(ground)所形成的迴路面積(looparea)，即使受到外部磁界影響產生誘導電流，由於該電流會相互抵銷，因此整體而言雙面電路較不易受到外部磁界影響。不過短、粗是設計電源‧接地導線的基本重要觀念。複數導體時電源‧接地的導線，則需避免島狀分佈。高速高性能電路通常是採用多層電路板，同時會將電源‧接地作為better面，信號傳輸線路尤其是阻抗(impedance)為80Ω左右時，最好使用microstripline結構設計，如此便可降低傳輸線路的阻抗值，進而可讓送信端能使用具有高驅動能力的IC元件。除此之外為了使電路能充分發揮應有特性與整合性，因此高速高頻電路大多使用多層電路板。(b).Switching噪訊有關高速數位電路中CMOSIC的時間延遲問題，由於Bus是在某種tinning下同步進行switching，未作switching時雖然祇有數μA的漏電(leak)，不過當switching動作時CMOSIC電路的電流中含有貫穿電流與充放電電流成份，由於貫穿電流與充放電電流會影響其它元件與電路，因此它是造成電路障礙的原因之一。【計算實例1】有關貫穿電流的影響，假設CMOSIC為32位元Bus都是從0開始變化成1，每個位元的貫穿電流為10mA，電源供給的電流ID:ID=32x10mA=320mA瞬間發生如此大的電流變化(di/dt)，雖然導線的長度很短，不過LSI內部寬度祇有1μm以下微細導線的電壓會急遽下降，造成LSI內部產生無法忽視的groundbounce現象。上述計算實例祇考慮貫穿電流的影響，事實上LSI內部流有充放電電流，該充放電電流隨著動作頻率不斷變化，動作頻率越高消耗電流越大。CMOSIC的消耗電流Pd可由下式求得:靜態消耗電流IDD=Pd/VDD。最近IC不朝朝向低電壓低耗電量方向發展，假設電源電壓從5V變成3.3V低電壓時，耗電量減少程度可利用式(1)求得:VDD2=(3.3V/5)2=0.44=44%亦即電源電壓從5V變成3.3V低電壓時，耗電量會降低44%。必需注意的是低電壓化對IC/LSI的站立/下降時間幾乎毫無影響，電壓變化(dv/dt)與高頻噪訊有直接關連，也就是說IC/LSI的低電壓化，可以有效減少IC/LSI本身的噪訊。【計算實例2】8位元shiftresistor74HC164的規格如下:如上所述電源‧接地pattern導線層內流有貫穿電流、負載充放電電流、終端阻抗驅動電流所構成的高頻電源電流，而且電源‧接地pattern導線層內還具有有限阻抗(impedance)，如果switching動作電流流入電源‧接地pattern導線層內時，就會因電壓下降造成電路發生誤動作。此外若用介面cable與外部機器設備連接時，介面cable會成為common放射的天線，造成其它機器受到干擾，換言之電源接地層內的高頻電源電流是common放射的發射源，因此common放射成為EMI對策的重要對象之一。實施switching動作電流對策時的重點，分別是IC/LSI的站立時間與下降時間。站立時間越快電源電流的頻寬越大，放射至外部的電磁波頻寬也越大，相對的就越不容易進行對策。對機器設備或是系統而言，維持最小頻寬與抑制放射噪訊，成為最有效的EMI對策，換言之延遲IC/LSI的站立時間具有下列效果:※抑制放射噪訊的發生。※可以抑制負載容量充放電時的電流。※可以減少反射的影響。因此IC/LSI必需選擇適合該電路特性的低速元件，因為避免使用超過電路特性的高速IC，可以減少不必要的噪訊以及電路誤動作等困擾，這也是最有效EMI對策的基本概念。接著要介紹decoupling在抑制電源‧接地pattern導線層內高頻電源電流時所扮演的角色。(c).DecouplingCondenserDecouplingCondenser原本的目的是利用電容器儲存電荷，提供IC/LSI動作時必要的驅動電流，因此DecouplingCondenser必需具備可支援高速動作時貫穿電流等瞬間大電流的特性。傳統的DecouplingCondenser祇需針對每個IC，使用0.01～0.1μF高頻特性的陶瓷電容器即可，尤其是消耗電流與驅動電流之間無極大差異時使用TTLIC，基本上就不會造成特別的問題。不過IC高速化會使用信號站立時間變快，此外使用靜止電流與驅動電流的比很大的CMOSIC時，DecouplingCondenser的封裝方式則扮演關鍵性角色，由於DecouplingCondenser對電子電路具有重大影響，因此最近受到高度重視。圖3是電容器(Condenser)的高頻波等價電路，類似這樣的電路並非單純的Condenser，因為根本上lead端會存有寄生電感(Inductance)，而寄生電感會使Condenser無法充分對應鬚狀脈衝電流模樣的貫穿電流、充放電電流，最後造成電路動作延遲等嚴重後果，此時DecouplingCondenser卻無法有效提供IC/LSI必要的驅動電流。造成上述現象主要原因是因為switch動作無法支援的電流，變成由電源提電流供，使得電源‧接地pattern導線層內流有鬚狀脈衝電流(高頻電源電流)。換言之為了使DecouplingCondenser可作高速動作，因此需設法使電感成份降至最低水準，常用手法是選擇chipceramiccondenser作對策，該元件通常是設於電源‧接地端之間導線長度最短的區域，藉此降低電感成份。在IC/LSI眾多元件種類之中，有些元件有考慮電源‧接地端的layout與DecouplingCondenser組裝問題，有些元件則未考慮上述問題。多層電路板的電源‧接地是由batter面構成，因此電源‧接地即使是高頻性，仍可見到阻抗(impendence)成份。IC/LSI用DecouplingCondenser的電荷屬於低阻抗，所以祇要補正IC/LSI不足的驅動電流，高頻電流就可以通過電源層流動。具體對策如圖4所示，在電路上裝設高頻用inductor，如此一來就可提高高頻阻抗(impendence)，進而防止switching時的動作電流流出電源側。如上所述當switching時，高頻貫穿電流會在CMOSLSI內部電源與接地之間流動，為了抑制IC/LSI的高頻大電流集中在電源‧接地之間流動，同時減輕單位pin的電流，因此將電源與接地端子作多腳化(multipin)設計成為常用的手段。如圖5所示實際pattern封裝設計時，並非概括性的設置DecouplingCondenser，而是在每個電源‧接地之間設置DecouplingCondenser。(d).信號線的終端要讓數位號產生的高頻波頻寬降至最低範圍，基本上必需防止傳輸線路不整合所造成的overshoot與linking波形變動，因為如此一來除了可以防止電路誤動作之外，還可使放射噪訊頻寬變窄。圖6是常用的對策方式，這種對策也稱為終端法，不過最有效的終端法是並列終端法與Tabnan終端法。(e)降低電流loop面積某點的電磁波電界強度可用下式求得:E=K(f2AI/r)------------------------(2)K:定數。f:頻率。A:電流loop的面積。I:電流loop的電流大小。r:至電流loop的距離。由式(2)可知降低電界強度的條件是抑制，增加值，也就是說要降低放射能量必需增加loop電流值，減少loop面積與頻率同時加大物理距離。loop面積最小化意味著可以降低從該處放射的噪訊能量，同時還可以避免成為噪訊放射至外部的天線，使得電子機器不會產生或是接受噪訊，進而獲得EMC防護對策的預期效果。除此之外layout封裝線路時，必需注意平行鄰接且長度較長的pattern，很容易發生crosstalk使得噪訊值無法降低，因此必需特別謹慎處理。電路基板封裝時的電氣性文接著要探討有關layout封裝線路時的噪訊對策。基本上信號系導線即使完全按照電路圖的設計，同時將各電子元件用導線連接，祇要適度控制pattern的長度，理論上低頻領域的信號還不致發生動作特性上的困擾。不過由於pattern導線本身就具有電感(inductance)成份，因此隨著動作頻率的增高，電感的影響逐漸表面化，同時開始對信號線與電源系統造成預期外的障礙，因此layout封裝線路時必需注意下列事項:①連接各電子元件的信號線電源‧接地導線pattern，必需全部與inductance連接，尤其是使用雙面印刷電路板的場合，更需作精密通盤的檢討。②已經裝有電子元件的印刷電路板，基本上就會有所謂的浮游容量，尤其是inductance的powerline上，會佈滿整面浮游容量的「powder」。浮游容量的影響隨著頻率的增加，使得浮游容量變成無法忽視的潛在性問題。③平行鄰接的兩條pattern導線，具有靜電容量與電感(inductance)成份。接下來要介紹有關上述②、③項因靜電誘導與電磁誘導造成意外性的噪訊誘導事項；上述第①項則在後段「導體的inductance」章節中有詳細的說明。(1)靜電誘導圖7是靜電誘導造成誘導電壓的等價電路，誘導電壓可利用下式求得:V2=V1x{Z/(Z+ZS)}------------------(3)ZS:誘導體之間的浮游容量Z:grand與被誘導line之間的阻抗(impedance)。由於高頻電路的ZS、Z絕對具有LC成份，因此可將高頻電路當作複素數考慮。【計算實例3】配電管內(duct)的電線與信號線相互緊密設置，假設兩者之間的結合容量為40pF/m，試算100V，50Hz的電線與信號線長度10公尺時，被信號線誘導的電壓V2。信號線ground的阻抗(impedance)為1MΩ。與10公尺長的信號線結合容量為400Pf時，電抗(reactance)ZS計算如下:從以上計算結果可知誘導電壓由於結合容量降低獲得舒緩，也就是說電力線與信號信如果能取得充分的物理間隔就是最好的對策。(2)電磁誘導被電磁誘導的電壓可利用下式求得:同相位電流在並行兩條pattern導線內流動時，會因磁氣結合變成相互電感誘導，此時的誘導電壓會與pattern直列重疊，形成被誘導pattern進而變成crossloop電流。【計算實例4】patter