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1多功能数字钟的设计及制作摘要：数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。本设计实验以中规模数字集成电路为主，介绍一种数字电子钟的设计方法。本实验用555定时器组成的多谐振荡器、计数器、显示器和校时电路组成。本实验采用了74LS系列中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。通过本次设计实验与制作：进一步加强数字电路综合运用能力，掌握数字电路的设计技巧，增进实践能力；熟悉数字电子钟的工作原理；了解并掌握数字电子钟系统设计、组装、调试及故障排除方法。关键词：数字电子钟计数器显示器校时电路调试1设计内容及要求1.1内容:用中、小规模集成电路设计一个能显示时、分、秒，并能校时的数字电子钟。1.2要求：(1)小时12进1，分秒60进1。(2)由555电路产生1Hz秒信号。(3)秒、分为六十进制计数器。(4)时为十二进制计数器。(5)可手动校正：能分别进行时、分的校正。只要将开关置于手动位置可分别对时、分进行手动脉冲输入调整或连续脉冲输入的校正。(6)提出至少两种设计方案，并优选方案进行设计。(7)撰写符合学校要求的课程设计说明书。22方案选择2.1电路工作原理要设计一个能显示时、分、秒，并能校时的数字电子钟，本设计的主体电路用芯片74LS161和74LS192来构成，在有脉冲输入的情况下来实现电路的进位，并合理地显示时、分、秒。2.2方案一利用74LS161和74LS192共同组成主体电路的时、分、秒分级电路，来分别实现时、分、秒的计时和进位。74LS161和74LS192都有置数功能，很容易实现时12进1的功能和分、秒60进1的功能。设计电路结构简单、较易控制。2.2.1方案一的系统框图：如图2-1所示：图2-1方案一的系统框图由图2-1可见，数字电子钟由以下几部分组成：多谐振荡器；校时电路；六十进制分、秒计数器12进制计时计数器；以及秒、分、时的译码显示部分等。由555定时器组成的多谐振荡器产生的脉冲信号进入秒计数器的74LS192芯片，通过译码器在数码管上显示秒的个位计时，秒个位的进位信号输入秒计数器的74LS161芯片，进行秒十位的计时；秒十位的进位信号输入分计数器的74LS1923芯片，进行分个位的计时，分个位的进位信号输入分计数器的74LS161芯片，进行分十位的计时；分十位的进位信号进入时计数器的74LS192芯片，进行时个位的计时，时个位的进位信号输入时计数器的74LS161芯片，进行时十位的计时；中间通过门电路来控制时、分、秒的十位六进制。在时计数器中，分别对74LS192和74LS161芯片的置数功能来实现12进1的操作。2.2.2方案一的分、秒60进制计数器74LS192为十进制计数器，TCU为进位端，74LS161为二进制计数器，和与非门组成六进制计数，当74LS161计数至6（0110）时，与非门发出清零信号使74LS161清零。同时74LS192也清零，完成60进制计数。秒和分的计数器结构完全相同。当秒的十位在清零时也同时向分的个位发一个脉冲，使分加1。秒60进制计数器如图2-2所示。图2-2秒60进制计数器的图2.2.3方案一的时12进制计数器将74LS161的Q0和74LS192的QO和Q1作为与非门输入端，当74LS161加至1(0001)并且74LS192加至3(0011)时，与非门发出低电平信号。如下图：4图2-3时12进制计数器的图2.2.4方案一的译码与显示电路译码是把给定的代码进行进译，本设计即是将时、分、秒计数器输出的四位二进制代码进译为相应的十进制数，并通过显示器显示。通常显示器与译码器是配套使用的。我们选用的七段译码（74LS48）数码管是公阴接法。2.2.5方案一的校时电路校时电路是数字钟的基本功能，对校时电路的要求是在小时校正时不影响分、秒的正常计数。在分校正时不影响秒、小时的正常计数。校时电路参考图如图2-4所示。图中，S1为时校正开关，S2为分校正开关。校时脉冲采用1Hz的秒脉冲，因校时电路为组合电路，图中C1C2为消抖电容。如果电容C1C2消抖作用不好，可另设计消抖开关电路。5图2-4校时电路参考图2.2.6方案一的由555定时器组成的多谐振荡器1脚为地；2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平；2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。5脚是控制端。7脚称放电端，与3脚输出同步，输出电平一致，7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。由555定时器组成的多谐振荡器如图2-5所示。6图2-5由555定时器组成的多谐振荡器的图2.2.7方案一总的电路原理图总电路原理图（附录Ⅲ）2.3方案二仅用74LS192来实现主体电路利用74LS192组成主体电路的时、分、秒分级电路，来分别实现时、分、秒的计时和进位。74LS192有置数功能，很容易实现时12进1的功能和分、秒60进1的功能。设计电路结构简单、较易控制。并且用到的芯片种类较少。2.3.1方案二的系统方框图方案二的系统方框图和方案一的系统方框图相同，如图2-1所示。2.3.2方案二的分、秒60进制计数器74LS192为十进制计数器，TCU为进位端，其中一个74LS192计数。当秒十位的74LS192计数至6（0110）时，与门发出清零信号使74LS192清零。同时另一个74LS192也完成清零，这样就完成了60进制计数。秒和分的计数器结构完全相同。当秒的十位在清零时也同时向分的个位发一个脉冲，使分加1。秒60进制计数器如图2-6所示。7图2-6秒60进制计数器的图2.3.3方案二的时12进制计数器十二进制计数器，由两个74LS192组成。将时个位74LS192的Q0和Q1与时十位74LS192的Q0作为与门输入端，当时十位74LS192加至1（0001）并且时个位74LS192加至3（0011）时，与门发出低电平信号，同时使两个74LS192置数，个位置数为1（0001），十位置数为0（0000），这样就实现了12进1的功能。时12进制计数器如图2-7所示。图2-7时12进制计数器的图2.3.4方案二的译码与显示电路方案二的译码与显示电路与方案一的译码与显示电路相同，如图2-4所示。2.3.5方案二的校时电路8方案二的校时电路与方案一的校时电路相同，如图2-5所示。2.4两个方案的比较方案一和方案二的相同点是两个方案都能准确的计时，并且小时都能12进1，分和秒都能60进1，还有效果较好的校时电路。方案一的特点是主体电路使用了两个芯片74LS161和74LS192，芯片的功能运用很容易理解，也很容易实现分、秒的60进制和小时的12进1功能。但运用的芯片多，主体电路就用到了74LS161和74LS192芯片，还有门电路芯片，所以电路有点繁琐。方案二的特点是主体电路仅仅使用了一种芯片74LS192，芯片的功能运用同样很容易理解，也很容易实现分、秒的60进制和小时的12进1功能。并且运用的芯片较少，仅仅使用了74LS192芯片，还有门电路芯片，所以很简洁明了。93器件的选择3.1方案一器件的选择74LS161芯片三个、74LS192芯片三个、74LS4511芯片六个、共阴七段数码管六个、74LS00、74LS20和74LS08各一个、单刀单掷开关三个68K，15K电阻各一个、0.1uF，10uF电容各一个、555定时器一个、面包板一块、导线若干。3.2方案二器件的选择74LS192芯片六个、74LS48芯片六个、共阴七段数码管六个、74LS08、74LS00、74LS04各若干个、按钮开关两个33K电阻两个、0.01uF电容两个555、定时器一个、68K，15K电阻各一个、0.1uF，10uF电容各一个、面包板一块、导线若干。104调试与安装过程4.1调试与安装过程中用到的主要仪器和仪表多功能万用电表一个，+5V直流电源4.2调试电路的方法和技巧1、按图电路，用仿真软件进行仿真，电路的设计。2、按图电路在面包板上接线。确定电路连线的正确后，通上电源，先将对脉冲输入进行检测，等正确后，将脉冲信号舒服电路中。先对电路进行校时和校分的调整，看校时校分电路是否能正确工作，然后通过校时校分的调整使较快地检验分和秒能否进行60进制进位，然后检验时的12进制、看能否12进1。若都正确、说明电路图已经完全没有问题了。4.3电路性能指标测试结果，是否满足要求及对成果的评价电路性能指标测试，达到了预期的实验效果，数字电子钟能准确计时，并能实现小时12进1和分、秒60进1的功能。校时电路也能实现准确地校时。4.4调试中出现的故障、原因及排除方法故障一：由555定时器组成的多谐振荡器无法输出1Hz脉冲。原因：经过多次检查，电路的连接和器件都没有问题，最后才检查出是面包板下面的连接没有接触好。排除方法：最后把面包板拆下来，把里面的接触弄好，这样就解决了，能产生1Hz的脉冲了。故障二：秒的十位不能进位到分的个位原因：经过多次检查，分个位的74LS192芯片接线接错了，所以才无法进位。排除方法：把分个位的74LS192芯片正确接线后就能进行进位了，并接入输入信号后就能正常进位了。115所用的元器件结构及功能5.1芯片74LS16174LS161为可预置的4位二进制同步计数器。74LS161的清除端是异步的。当清除端CLEAR为低电平时，不管时钟端CLOCK状态如何，即可完成清除功能。161的预置是同步的。当置入控制器LOAD为低电平时，在CLOCK上升沿作用下，输出端QA－QD与数据输入端A－D相一致。对于54/74161，当CLOCK由低至高跳变或跳变前，如果计数控制端ENP、ENT为高电平，则LOAD应避免由低至高电平的跳变，而54/74LS161无此种限制。161的计数是同步的，靠CLOCK同时加在四个触发器上而实现的。当ENP、ENT均为高电平时，在CLOCK上升沿作用下QA－QD同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74161，只有CLOCk为高电平时，ENP、ENT才允许由高至低电平的跳变，而54/74LS161的ENP、ENT跳变与CLOCK无关。引出端符号：PCO进位输出端CLOCK时钟输入端（上升沿有效）CLEAR异步清除输入端（低电平有效）ENP计数控制端ENT计数控制端ABCD并行数据输入端LOAD同步并行置入控制端（低电平有效）QA－QD输出端。74LS161的管脚图如图5-1所示：图5-174LS161的管脚图5.2芯片74LS19274LS192192的清除端是异步的。当清除端（MR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能。192的预置是异步的。当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端（Q0～Q3）即可预置12成与数据输入端（p0～P3）相一致的状态。192的计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。在CPD、CPU上升沿作用下Q0～Q3同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。当计数上溢出时，进位输出端(TCU)输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端(TCD)输出一个低电平脉冲，其宽度为