FPGA入门教程

FPGA入门教程1．数字电路设计入门2．FPGA简介3．FPGA开发流程4．RTL设计5．QuartusⅡ设计实例6.ModelSim和Testbench1.数字电路设计入门1.1数字电路设计数字电路设计的核心是逻辑设计。通常，数字电路的逻辑值只有‘1’和‘0’，表征的是模拟电压或电流的离散值，一般‘1’代表高电平，‘0’代表低电平。高低电平的含义可以理解为，存在一个判决电平，当信号的电压值高于判决电平时，我们就认为该信号表征高电平，即为‘1’。反之亦然。当前的数字电路中存在许多种电平标准，比较常见的有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、HSTL、SSTL等。这些电平的详细指标请见《补充教程1：电平标准》。数字电路设计大致可分为组合逻辑电路和时序逻辑电路。一般的数字设计的教材中对组合逻辑电路和时序逻辑电路的定义分别为：组合逻辑电路的输出仅与当前的输入有关，而时序逻辑电路的输出不但与输入有关，还和系统上一个状态有关。但是在设计中，我们一般以时钟的存在与否来区分该电路的性质。由时钟沿驱动工作的电路为时序逻辑电路。大家注意，这两种电路并不是独立存在的，他们相互交错存在于整个电路系统的设计中。1.1.1组合逻辑电路组合逻辑电路由任意数目的逻辑门电路组成，一般包括与门、或门、非门、异或门、与非门、或非门等。一般的组合逻辑电路如下图：其中A,B,C,D,E,F为输入，G为输出。1.1.2时序逻辑电路时序逻辑电路由时钟的上升沿或下降沿驱动工作，其实真正被时钟沿驱动的是电路中的触发器（Register），也称为寄存器。触发器的工作原理和参数如下图：Register的原理和参数DClkQDQClktc-qtholdTtsutsu:建立时间，在时钟有效沿到来之前触发器数据输入应保持稳定的时间，如果建立时间不够，数据将不能在这个时钟沿被打入触发器。它间接约束了组合逻辑的昀大延时。thold:保持时间，在触发器数据输入引脚的数据在系统有效时钟沿到来后，需要保持稳定的时间，如果保持时间不够，数据同样不能被打入触发器。它间接约束了组合逻辑的昀小延时.tc-q:触发器从有效时钟沿到来到输出有效的昀大时间。下面是两个简单的时序逻辑电路例子：(1)、时钟分频电路该时序电路的功能为实现对时钟’clk’的4分频，其中’clk_2’为2分频时钟，’clk_4’为4分频时钟，’enable’为该电路的使能信号。其功能仿真波形如下图所示：(2)、序列检测器该时序电路实现了一个序列检测器，当输入序列‘datain’中出现‘101’时，标志位F将输出‘1’，其他时刻输出‘0’。电路中‘clk’为时钟信号，‘D1’，‘D2’，‘D3’为移位寄存器的输出，’enable’为该电路的使能信号。其功能仿真波形如下图所示：可见，时序电路设计的核心是时钟和触发器，这两者也是我们设计电路时需重点关注的。1.2毛刺的产生与消除1.2.1竞争与冒险当一个逻辑门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。竞争的结果将很可能导致冒险（Hazard）发生（例如产生毛刺），造成错误的后果，并影响系统的工作。组合逻辑电路的冒险仅在信号状态改变的时刻出现毛刺，这种冒险是过渡性的，它不会使稳态值偏离正常值，但在时序电路中，冒险是本质的，可导致电路的输出值永远偏离正常值或者发生振荡。避免冒险的昀简单的方法是同一时刻只允许单个输入变量发生变化，或者使用寄存器采样的办法。1.2.2毛刺的产生与危害信号在FPGA器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。让我们来具体看一下毛刺是如何产生的。下图是一个与门电路，我们期望的设计是，a和b信号同时变化，这样输出OUT将一直为0，但是实际中OUT产生了毛刺，它的仿真波形如下所示：可见，即使是在昀简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。而现在数字电路设计中的信号往往是由时钟控制的，如果将带有毛刺的输出信号直接连接到时钟输入端、清零或置位端口的设计，可能会导致严重的后果；此外对于多数据输入的复杂运算系统，每个数据都由相当多的位数组成。这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。判断一个逻辑电路在某些输入信号发生变化时是否会产生毛刺，首先要判断信号是否会同时变化，然后判断在信号同时变化的时候，是否会产生毛刺，这可以通过逻辑函数的卡诺图或逻辑函数表达式来进行判断。1.2.3毛刺的消除毛刺是数字电路设计中的棘手问题，它的出现会影响电路工作的稳定性、可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。可以通过以下几种方法来消除毛刺：1、输出加D触发器这是一种比较传统的去除毛刺的方法。原理就是用一个D触发器去读带毛刺的信号，利用D触发器对输入信号的毛刺不敏感的特点，去除信号中的毛刺。在实际中，对于简单的逻辑电路，尤其是对信号中发生在非时钟跳变沿的毛刺信号，去除效果非常的明显。但是如果毛刺信号发生在时钟信号的跳变沿，D触发器的效果就没有那么明显了（加D触发器以后的输出q，仍含有毛刺）。另外，D触发器的使用还会给系统带来一定的延时，特别是在系统级数较多的情况下，延时也将变大，因此在使用D触发器去除毛刺的时候，一定要视情况而定，并不是所有的毛刺都可以用D触发器来消除。2、信号同步法设计数字电路的时候采用同步电路可以大大减少毛刺。由于大多数毛刺都比较短（大概几个纳秒），只要毛刺不出现在时钟跳变沿，毛刺信号就不会对系统造成危害了。因此一般认为，只要在整个系统中使用同一个时钟就可以实现系统同步。但是，时钟信号在FPGA器件中传递时是有延时的，我们无法预知时钟跳变沿的精确位置。也就是说我们无法保证在某个时钟的跳变沿读取的数据是一个稳定的数据，尤其是在多级设计中，这个问题就更加突出。因此，做到真正的同步就是去除毛刺信号的关键问题。所以同步的关键就是保证在时钟的跳变沿读取的数据是稳定的数据而不是毛刺数据。以下为两种具体的信号同步方法。（1）信号延时同步法信号延时法，它的原理就是在两级信号传递的过程中加一个延时环节，从而保证在下一个模块中读取到的数据是稳定后的数据，即不包含毛刺信号。这里所指的信号延时可以是数据信号的延时，也可以是时钟信号的延时。（2）状态机控制使用状态机也可以实现信号的同步和消除毛刺的目的。在数据传递比较复杂的多模块系统中，由状态机在特定的时刻分别发出控制特定模块的时钟信号或者模块使能信号，状态机的循环控制就可以使得整个系统协调运作，同时减少毛刺信号。那么只要我们在状态机的触发时间上加以处理，就可以避免竞争冒险，从而抑制毛刺的产生。3、格雷码计数器对于一般的二进制或十进制计数器，在计数时，将有多位信号同时跳变。例如一个3bit二进制计数器，由’111’转换为’000’时，必将产生毛刺。此时，使用格雷码计数器将避免毛刺的出现，因为格雷码计数器的输出每次只有一位跳变。其他关于毛刺的详细讨论，请见补充教程2：关于毛刺问题的探讨。1.3同步电路设计同步电路是指所有电路在同一个公共时钟的上升沿或下降沿的触发下同步地工作。但在实际系统中，往往存在多时钟域的情况，这时同步的概念有所延伸，不再专指整个设计同步于同一时钟沿，而是指设计应该做到局部同步，在每个时钟域内的电路要同步于同一时钟沿。1.3.1同步电路设计的优点：1．同步设计能有效地避免毛刺的影响，使得设计更可靠；2．同步设计易于添加异步复位reset，以使整个电路有一个确定的初始状态；3．同步设计可以减小环境对芯片的影响，避免器件受温度，电压，工艺的影响；4．同步设计可以使静态时序分析变得简单和可靠；5．同步设计可以很容易地组织流水线，提高芯片的运行速度。1.3.2同步电路的设计准则：1．尽可能在设计中使用同一时钟，时钟走全局时钟网络。走全局时钟网络的时钟是昀简单、昀可预测的时钟，它具有很强的驱动能力，可以驱动FPGA内部中的所有触发器，并保证Clockskew可以小到忽略的地步。2．避免使用混合时钟沿采样数据，即避免在设计中同时使用时钟的上升沿和下降沿。3．尽量少在模块内部使用计数器分频所产生的时钟。计数器分频时钟需完成的逻辑功能完全可由PLL锁相环或时钟使能电路替代。计数器分频时钟的缺点是使得系统内时钟不可控，并产生较大的Clockskew，还使静态时序分析变得复杂。4．避免使用门控时钟。因为经组合逻辑产生的门控时钟极可能产生毛刺，使D触发器误动作。5．当整个电路需要多个时钟来实现，则可以将整个电路分成若干局部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑，而且每个时钟信号的时钟偏差（△T）要严格控制。6．电路的实际昀高工作频率不应大于理论昀高工作频率，留有设计余量，保证芯片可靠工作。7．电路中所有寄存器、状态机在系统被reset复位时应处在一个已知的状态。关于同步电路设计中的其他问题请详见补充教程3：华为同步电路设计规范。1.3.3关于时钟设计的讨论目前的工程设计中一般使用同步时序电路来完成整个系统的设计，由上一节可见，时钟在同步电路设计中起着至关重要的作用。那么，我们在设计时首先要完成的是对时钟的设计。如今在设计中常见的时钟类型包括:全局时钟、内部逻辑时钟和门控时钟。1．全局时钟全局时钟即同步时钟，它通过FPGA芯片内的全局时钟布线网络或区域时钟网络来驱动，全局时钟具有高扇出、高精度、低Jitter和低Skew的特点，它到芯片中的每一个寄存器的延迟昀短，且该延迟可被认为是固定值。所以我们推荐在所有的设计中的时钟都使用全局时钟。全局时钟的设计有以下几种方法：(1).由PLL锁相环来产生全局时钟。(2).将FPGA芯片内部逻辑产生的时钟分配至全局时钟布线网络。(3).将外部时钟通过专用的全局时钟输入引脚引入FPGA。在我们的设计中，一般推荐电路中的所有的时钟都由PLL锁相环产生。一方面，PLL锁相环可实现倍频和移相的操作，使我们很方便地获得所需频率和相位的时钟；另一方面，PLL锁相环默认将其驱动的时钟分配至全局时钟网络或区域时钟网络，Jitter和Skew都很小。下图取自我们项目中的一个PLL锁相环设计，该PLL用于驱动DDR的接口模块。因为功能所需，DDR接口需要三个133MHz的时钟，相位分别是‘-90’、‘0’、‘-180’，图中所示即为该时钟的产生模块。我们使用QuartusⅡ的Megawizard生成PLL锁相环的IPcore。其中‘inclk_66’为PLL锁相环的输入时钟，由外部的66MHz晶振提供，经过PLL倍频和移相后得到所需的三个全局时钟。ooo2．内部逻辑时钟内部逻辑时钟即指由芯片内部的组合逻辑或计数器分频产生的时钟。对于组合逻辑时钟，特别是由多级组合逻辑产生的时钟，是要被严格禁止使用的，因为一方面组合逻辑极容易产生毛刺，特别是对多级组合逻辑；另一方面组合逻辑电路的Jitter和Skew比较大，这将恶化时钟的质量。所以，一般组合逻辑产生的内部时钟仅仅适用于时钟频率较低、时钟精度要求不高的情况。对于计数器分频产生的时钟，也应该尽量少地使用，因为这种时钟会带来比较大的延迟，降低设计的可靠性，也使得静态时序分析变得复杂。计数器分频时钟需完成的逻辑功能完全可由PLL锁相环或时钟使能电路替代。还有一种由触发器产生的时钟—行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。文中1.1.2节描述的时钟分频电路就是一种行波时钟。因为各触发器的时钟之间产生较大的时间偏移，很容易就会违反建立时间、保持时间的要求，导致亚稳态的发生。所以，这种行波时钟要被严格禁止使用。3．门控时钟一般情况