简易交通信号灯控制器课程设计

《电工与电子技术基础》课程设计报告题目简易交通信号灯控制器学院（部）汽车学院专业汽车运用工程班级学生姓名学号5月30日至6月30日共5周指导老师（签字）1、课题名称与技术要求:(1)被测信号的频率范围100Hz~10KHz;(2)输入信号为正弦信号或方波信号;(3)四位数码管显示所测频率,并用发光二极管表示单位;(4)具有超量程报警功能.2、摘要频率计在数字电路中被广泛应用，他可以实现对周期信号的频率测量，从而间接地对信号周期的测量，打破了计时器不能对高频信号周期测量的限制。随着电子技术的高速发展，大规模集成芯片的出现以及可编程控制技术的提高，频率计的设计从传统的单元设计步入可自动控制的集成设计，极大地提高了频率计的精确度，使得电路设计简单化，更为清晰明了。本设计通过对高频小信号或大信号的放大整形或衰减放大整形，是被测信号转变为同频率等幅度的方波信号，然后使此信号通过有标准时基电路控制的闸门，再依次通过计数器、锁存器、译码器，最后由数码管以十进制形式显示频率值。3、总体设计方案论证及选择数字频率计的设计有多种方法，从采用的芯片类型和技术划分,有五中设计方案：方案一：采用通用中小规模集成芯片SSI,MSI等纯硬件设计,方法比较繁琐和陈旧，在技术上是可行的，可以简化电路的设计，但对于设计中要求的某些指标，采用专块模块来完成比较困难，及扩展极为不便。方案二：采用单片数字频率计芯片,如ICM7216等专用芯片硬件实现,简单易行,但只有固定的一般功能和通用的基本指标。例如，由美国Intersil公司首先研制的单片频率计ICM7216D专用测频大规模集成芯片。它是标准的28引脚的双列直插式集成电路，采用单一的+5V稳压电源工作。它内含高频振荡器、10进制计数器、7段译码器、位多路复用器、能够直接驱动LED显示器的8段—段码驱动器、8位—位码驱动器。其基本的测频范围为DC至10MHz，若加预置的分频电路，则上限频率可达40MHz或100MHz，单片频率计ICM7216D只要加上晶振、量程选择、LED显示器等少数器件即可构成一个DC至40MHz的微型频率计，可用于频率测量、机械转速测量等方面的应用。方案三：采用单片机系统设计。单片机内部具有定时器、计数器和高稳定的标准频率源等硬件资源以及灵活的软件运算和控制功能，能够十分方便地对外部信号进行计数，并且可以实现逻辑控制及数据运算。单片机应用于数字频率计中可以大大提高频率计的自动化程度和灵活性，同时，也提高了频率计的精确度方案四：采用PLD(包括大规模可编程逻辑器件CPLD/FPGA等)系统设计。CPLD是一种新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和PLD器件的灵活性和易用性，目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构，能随时进行设计调整而满足产品升级。使得硬件的设计可以如软件设计一样方便快捷，从而改变了传统数字系统及用单片机构成的数字系统的设计方法。采用CPLD可编程器件，可利用计算机软件的方式对目标期进行设计，而以硬件的形式实现。既定的系统功能，在设计过程中，可根据需要随时改变器件的内部逻辑功能和管脚的信号方式，借助于大规模集成的CPLD和高效的设计软件，可通过直接对芯片结构的设计实现多种数字逻辑系统功能，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量及难度，同时，这种基于可编程芯片的数量，缩小了系统的体积，提高了系统的可靠性。方案五：采用单片机和CPLD/FPGA结合的系统设计。采用CPLD配合单片机的设计方案，具有造价较低、速度高、精度高的优点，并且可以通过软件下载而达到仪器硬件升级的目的利用FPGA进行测频计数，单片机实施控制实现多功能频率计的设计频率计利用FPGA来实现频率、周期、脉宽和占空比的测量计数。利用单片机完成整个测量电路的测试控制、数据处理和显示输出。从测量的指标上讲，频率计的设计方法主要有以下两种方法：方法一：直接测频法，即在一定闸门时间内测量被测信号的脉冲个数。此种设计方法是大多数频率计设计的主要思路，它对高频信号的测频准确度较高，其误差为加1或减1，但对低频信号的测量误差较大，甚至不能实现测量。方法二：间接测频法，即周期测频法。间接测频法利用计时器对信号的周期进行测量，此法对低频信号的测量简单方便，其精确度也较高。但对于高频信号的测量就难以实现，频率越高，其周期越小，对计时器的精确度要求就高了很多，如今计时器难以提高精度。因此，此方法只适用于低频信号，通常是频率小于1的。根据本课题的要求及测频范围(100Hz~100KHz)，本次设计采用直接测频法。利用555定时器构成的多谐振荡器产生时基信号，在标准时间1s(或0.01s)内闸门打开，在这个标准的时间内将有放大整形后的被测信号通过，与此同时由JK触发器构成的锁存信号和清零信号实现对记录数值的锁存以便读数，清零信号清除已记录的数据以便在此记录。来自计数器的二进制数据依次通过锁存器，译码器，最后由数码管显示十进制数据。4、设计方案原理图、总体电路图、接线图及说明1)根据所选方案可画出设计原理图如下2）基于单元电路的设计可得总体电路图如下本设计中，频率计具有两个单位置换。当选1Hz单位时，能够测到0~9999Hz范围；当选1kHz单位时，能够测到0.0~999.9kHz范围。超过以上范围，通过报警装置（发光二极管）提示超量程。在读数方面锁存信号持续时间是1.3秒有足够的时间进行读数,每隔2.6秒测量一次可通过多次测量求平均值减小系统误差。在整形放大电路中利用运算放大器和外接限流电阻可构成过零比较器，其工作稳定性和灵敏性较高，即使是微弱信号也能实现过零比较，在输出端可得到等幅度满足要求的方波信号。十位BCD显示器的小数点引出端A与KHz单位端的A点相接，可以实现小数点显示。在测量信号频率时，在电源接通的前提下，首先按一下动断开关S，分别给两JK触发器置零以及对四个计数器进行清零，然后再接入信号进行测量。5、单元电路设计及其主要元器件选择与电路参数计算1)放大整形生活中所遇到的频率从小到大，其范围变化是很大的而且小的信号通常不能直接在电子电路中被识别，此外门电路对电压的高低是有界限的(VOH.=2.4V、VOL=0.3V)。对逻辑的运算也需要一定宽度的高或低电平脉冲。因此，对微弱信号的放大是频率计测量微弱信号频率所不可缺少的一步。其放大电路的组成可采用两种元器件构成。第一种是由分立元件晶体管及其附属的电阻电容元件构成；第二种是采用集成运算放大器及外接元件构成.前者电路外接点多，隔直电容易产生振荡，且输出电流较大。后者电路构成简单，输出电流小，且能够消除内部晶体管极间电容产生自激振荡，工作稳定。因此，选择集成运算放大器作为主要放大元件。其放大电路如下：将放大后的正弦信号或方波信号整形为能测频的方波信号，可以采用基本RS触发器，555定时器组成的单稳态触发器或由运算放大器构成的过零比较器。前两者在触发输出时有一定的延迟，而且，对触发器初状态控制有一定要求.后者相对前者，无此限定，更为简单，选择后者为整形电路主要器件。在电压比较器的输出端接有一稳压二极管，可对输出电压幅度起到限定作用，使输出电压幅度稳定在+Uz。稳压管选择2CW54稳定电压Uz为5.5~6.5V。其波形图如下2)时基脉冲电路及锁存,清零控制信号电路标准时间和逻辑控制信号产生有多种方法。利用石英振荡器产生高频脉冲信号，通过分频器的分频可获得不同标准时间门控信号，实现多单位置换功能，可得到频率测量更高的频率计；利用555定时器构成的多谐振荡器，能够通过改变充放电的时间来改变脉冲输出的占空比。本次设计采用后者。555定时器是一种功能强大的模拟数字混合集成电路，应用十分广泛,它由TTL集成定时电路和CMOS集成定时电路,这二者功能完全相同,不同之处是:TTL集成定时电路的驱动能力比CMOS集成定时电路大。555集成定时器内部逻辑电路和外引线排列如下：由555构成的多谐振荡器a、当k接1Hz端时，发光二级管发光，以示单位。其中的参数如下设定：考虑到充电和放电时间较长，取C=100uF。根据tp11=0.7R1C=1s，tp12=0.7RoC=0.3s，可算得：R1=142.86KΩ，Ro=4.286KΩ，其输出波形如下由以上波形图可以得到Q端的信号可作为锁存信号Y,使得显示器的显示不受下一个标准时间1s(或0.01s)的计数影响,锁存持续时间1.3s.由Q端信号与CP通过一与非门可得清零信号Z,其逻辑电路图如下:b、当k接1kHz端时，指示1kHz单位的发光二极管发光。其中的参数如下设定：根据tp21=0.7R2C=0.01s，可算得R2=143Ω。其输出波形如下将标准时间信号1s(或0.01s)输入JK触发器的CP端，J和K都接高电位，其输出状态为零。根据JK触发器后沿触发的特性可得如下：3)闸门电路要记录在1s标准时间信号内待测信号的高电平数,而且只能使待测信号在1s的高电平时有输出,其它均为低电平,于是就要控制信号脉冲通过闸门,以便于控制计数器的输入脉冲.使计数器实现在1s的标准时间信号对被测到的高电平进行准确计数,在标准准时间结束时间门关闭,计数器不在计数.由此可知,此闸门可选择一个与非门对被测信号进行控制,其波形图如下.选择元器件74LS00与非门集成芯片4)计数器160为可预置的十进制同步计数器,它的清除端是异步的。当清除端/MR为低电平时,不管时钟信号CP状态如何,即可完成清零功能。160的预置是同步的。当置入控制器/PE为低电位时,在ＣＰ上升沿作用下，输出端Ｑ0-Q3与数据输入端P0-P3一致,对于54/74160，当CP由低至高跳变或跳变前,如果计数控制端CEP、CET为高电平，则/PE应避免由低至高电平的跳变,而54/74LS160无此种限制。160为可预置的十进制同步计数器,共有54/74160和54/74LS160两种线路结构形式,其主要电特性的典型值如下:型号FmaxPDCT54160/CT7416032MHz305mwCT54LS160/CT74LS16032MHz93mw160的清除端是异步的。当清除端/MR为低电平时,在CP上升沿作用下,输出Q0-Q3与数据输入端P0-P3一致,对于5474160，当CP由低至高跳变或跳变前,如果计数控制端CEP、CET为高电平,则/PE应避免由低至高电平的跳变,而54/74LS160无此种限制。160的计数是同步的,靠CP同时加在四个触发器上面实现的。当CEP、CET均为高电平时，在CP上升沿作用下Q0-Q3同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74160，只有当CP为高电平时，CEP、CET才允许由高至低电平的跳变，而54/74LS160的CEP、CET跳变与CP无关。160有超值前进位功能，当计数溢出时，进位输出端(TC)输出一个高电平脉冲，其宽度为Q0的高电平部分。在不外加门电路的情况下，可级联成N为同步计数器。对于54/74LS160，在CP出现前，即使CEP、CET、/MR发生变化，电路的功能也不受影响。5）锁存器74ls273中文资料:是带有清除端的8D触发器，只有在清除端保持高电平时，才具有锁存功能，锁存控制端为11脚CLK，采用上升沿锁存。74LS273是一种带清除功能的8D触发器，1D～8D为数据输入端，1Q～8Q为数据输出端，正脉冲触发，低电平清除，常用作8位地址锁存器。6）译码器从计数器所输出的计数形式为四位二进制，要实现十进制的显示效果，必须将8421码转化为一一对应能使七段发光二极管对应发光，实现四位二进制转化为七位二进制。能够实现这一功能的称为译码器译码器的种类很多，有3/8线译码器，2/4线译码器，4/16译码器。为了满十进制的显示需要并设计选用二——十进制译码器，此外1s的标准时间通过后必须对显示器数字进行锁存，以延长显示时间，方便于读数。在这里选用译码器74LS2474线——七段译码器/驱动器（BCD输入，OC15V）其说明如下输出端（a~g）