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2019/8/18武汉工程大学邮科院校区实验中心1MAX+PLUSII学习课件(中文版)Max+PlusII用户使用入门指南MAX+PLUSII学习课件目录第一章Max+PlusII的功能及系统要求第二章Max+PlusII的安装向导第三章Max+PlusII的设计流程第四章图形输入方法的设计过程第五章工具条和常用菜单选项说明第六章图形的层次化设计及BUS使用第七章硬件语言描述输入法第八章混合设计输入法第九章基于LPM的设计功能第十章应用中常见错误及处理方法2019/8/18武汉工程大学邮科院校区实验中心3第一章Max+PlusII的功能及系统要求Altera公司的MAX+PLUSII软件是最易学、最易用的可编程逻辑器件开发软件。其界面友好，集成化程度高，包含设计综合仿真等。返回目录1.1MAX+plusII10.2的功能独立的运行环境设计输入设计编译验证和编程EDIFLPM及其他EDIFVerilogVHDLSDF标准EDA设计输入:标准的EDA设计验证方式:CadenceMentorGraphicsLogicModellingSynopsysViewlogic其他方式CadenceMentorGraphicsOrCADSynopsysViewlogic其他输入方式MAX+PLUSII编译器图形设计输入文本设计输入(AHDL,VHDL,VerilogHDL)波形设计输入DesignEntry分层设计输入版图编辑设计规则检查逻辑综合装入器件多器件划分自动错误定位定时驱动编译定时仿真功能仿真多器件仿真定时分析器件编程2019/8/18武汉工程大学邮科院校区实验中心51.1MAX+plusII10.2的功能支持的器件所支持的器件有：ACEX1K,EPF10K10,EPF10K10A,EPF10K20，EPF10K30A以及MAX®7000系列（含MAX7000A,MAX7000AE,MAX7000E,MAX7000S），EPM9320,EPM9320A,EPF8452A,EPF8282A，FLEX6000/A系列，MAX5000系列，ClassicTM系列。设计输入常用的设计输入方法有：通过图形编辑器，创建图形设计文件（.gdf）;通过文本编辑器，使用AHDL语言，创建文本编辑文件（.tdf）；使用VHDL语言，创建文本设计文件（.vhd）；使用VerilogHDL语言，创建文本设计文件（.v）。通过波形编辑器，创建波形设计文件（.wdf）等。1.1MAX+plusII10.2的功能MAX+PLUSII的图形编辑器MAX+PLUSII的文本编辑器MAX+PLUSII的符号编辑器MAX+PLUSII的版图编辑器顶层文件.gdf顶层设计文件可以是下列格式：.gdf,.tdf,.vhd,.sch,和.edf.wdf.vhd.v.sch.edf.xnf图形文件波形文件文本文件图形文件文本文件文本文件从其他EDA工具输入OrCADSynopsys,ViewLogic,MentorGraphics,等厂商的EDIF文件XilinxMAX+PLUSII自身产生VHDL/Verilog波形输入图形输入.tdf文本文件AHDL设计输入文件描述图1.1MAX+plusII10.2的功能设计输入总结图设计文件支持文件MAX+PLUSII图形编辑器MAX+PLUSII文本编辑器MAX+PLUSII符号编辑器MAX+PLUSII波形编辑器.gdf.tdf.vhd.sch.edf.xnfMAX+PLUSII第三方EDA工具.sym.inc用户.wdf.lmf2019/8/18武汉工程大学邮科院校区实验中心81.1MAX+plusII10.2的功能设计编译通过MAX+plusⅡ编译器，可检查项目是否有错，并对项目进行逻辑综合，然后配置到一个ALTERA器件中，同时产生报告文件、编辑文件和用于时间仿真的输出文件。设计校验通过MAX+plusⅡ的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成一些标准文件为其他EDA工具使用。器件编程（Programming）和配置（Cofiguration）在线帮助1.1MAX+plusII10.2的功能编译器的输入输出文件描述图MAX+PLUSII设计文件(.gdf,.tdf,.vhd)MAX+PLUSII编译器编译器网表提取模块（包含各种网表的阅读器）功能、定时或链接SNF提取模块EDIF、VHDL和VerilogNetlist生成模块数据库生成模块划分模块设计医生逻辑综合模块装入模块装配模块第三方EDA设计文件(.edf,.sch,.xnf)功能仿真网表文件(.snf)定时仿真网表文件(.snf)编程文件(.pof,.sof,.jed)第三方EDA仿真和定时文件(.edo,vo,vho,sdo)映射文件(.lmf)指定和配置信息(.acf)1.1MAX+plusII10.2的功能与其它EDA工具良好的接口功能MAX+PLUSIIAltera的门阵列转换工具包VerilogHDL和VHDL设计文件标准EDA仿真器VerilogHDLVHDLEDIFSDF标准EDAHDL文件标准EDA原理图EDIFLMFTDFACEX系列MAX系列FLEX系列Classic系列2019/8/18武汉工程大学邮科院校区实验中心111.2MAX+plusII10.2的系统要求支持的操作系统Windows98/Me/2000以及Windowsxp；安装所需空间1Gbytes；内存要求可用64MB,推荐内存64MB以上。返回目录2019/8/18武汉工程大学邮科院校区实验中心12第二章Max+PlusII的安装向导目前MAX+PLUSII软件最高版本为10.2,关于它的安装非常简单，只要按照安装向导安装即可。一点通返回目录2019/8/18武汉工程大学邮科院校区实验中心132.1进入安装界面(1)进入光盘中MaxPlusII10.2软件的目录,找到并运行程序后出现下图安装界面，点击Full/Custom/FlexlmServer按钮。2019/8/18武汉工程大学邮科院校区实验中心142.1进入安装界面(2)进入下面窗口，点击“Next”出现另一窗口，在另一窗口中单击“Next”。2019/8/18武汉工程大学邮科院校区实验中心152.1进入安装界面(3)进入下面窗口，单击“YES”，表示接受此协议。此时出现一提示，告之你需要一个license文件来运行程序，单击此提示中的“Next”。2019/8/18武汉工程大学邮科院校区实验中心162.2设置用户信息(1)进入下面窗口，输入你的用户名和公司名，单击“Next”。随你怎么写！2019/8/18武汉工程大学邮科院校区实验中心172.2设置用户信息(2)进入下面窗口，选择完全安装即默认选项，单击“Next”。2019/8/18武汉工程大学邮科院校区实验中心182.3设置安装路径(1)进入下面窗口，默认安装路径时，单击“Next”。若把软件安装在D盘，单击“Browse”按钮进行路径设置。注：MaxPlusII软件只识别英文，建立文件（夹）及安装路径避免有中文！2019/8/18武汉工程大学邮科院校区实验中心192.3设置安装路径(2)进入下面左边窗口，键入或选择你要安装到的目录，此处所选为“d:\maxplus2”，然后按“OK”。因该目录不存在，故会出现提示“是否创建此目录”。选择“是（Y）”。然后返回到右边窗口，单击“Next”。2019/8/18武汉工程大学邮科院校区实验中心202.3设置安装路径(3)进入下面窗口，由于前面设置好路径，已改为D盘（最好保持一致，无须改变），单击“Next”。在max2work目录安装了许多设计的源代码/图，如一些VHDL，VerilogHDL的例子。2019/8/18武汉工程大学邮科院校区实验中心212.3设置安装路径(4)进入下面窗口，同上，单击“Next”。在max2Key目录安装了MAX+PLUSII软件的ACCESSKeyGuidelines系列文件。2019/8/18武汉工程大学邮科院校区实验中心222.4进行安装(4)接着出现的窗口一直单击“Next”，直到如下图所示开始安装：等一会儿……2019/8/18武汉工程大学邮科院校区实验中心232.5第一次运行的注册准备安装到100%后，将提示成功安装信息等，到此已成功安装完本软件。在第一次运行时要对软件进行注册才可使用，故为注册作如下工作：安装完成后把光盘中的license.dat文件复制到安装目录的maxplus2目录下，并去掉只读属性。2019/8/18武汉工程大学邮科院校区实验中心242.6MaxPlusII的启动双击MAX+PLUSII10.2的图标，或从“开始”菜单“程序”中的“ALTERA”组中的“MAX+PLUSII10.2”运行MAX+PLUSII10.2。2019/8/18武汉工程大学邮科院校区实验中心252.7MaxPlusII注册在出现MAX+PLUSII10.2的界面时将出现下图窗口，Alera公司要求用户阅读完全部文档，界面下方的YES按钮才被激活。表示ALTER公司已同意你使用该软件，可以进行注册了。点击“YES”按钮进入MAX+PLUSII10.2的主界面。2019/8/18武汉工程大学邮科院校区实验中心262.7MaxPlusII注册在主界面菜单选择“Option”“LicenseSetup”菜单（如图1-10所示），“Browse”选择D:\maxplus2，并选择license.dat为授权文件，分别点击“OK”后，退出MAX+plusII，到此注册完成。2019/8/18武汉工程大学邮科院校区实验中心272.8MaxPlusII安装结束重新运行MaxplusII10.2就可以正常使用本软件。若在实际中碰到异常情况不能安装及不能正常运行的，请检查你的电脑，本软件对电脑要求不高，一般硬件上的问题较少，主要是软件间冲突，或者安装目录较乱等导致，请优化一下你的电脑！返回目录2019/8/18武汉工程大学邮科院校区实验中心28第三章Max+PlusII的设计流程MaxPlusII软件包含了设计输入、综合、仿真及硬件配置下载等功能于一身，集成度高，能完成整个设计流程，功能强大！返回目录2019/8/18武汉工程大学邮科院校区实验中心293.1Max+PlusII的设计过程图2019/8/18武汉工程大学邮科院校区实验中心303.2Max+PlusII的设计流程图应用系统投产编译设计文件综合、适配与优化定时验证，时序仿真修改设计设计输入设计说明书器件编程/配置应用系统硬件测试2019/8/18武汉工程大学邮科院校区实验中心313.3Max+PlusII设计流程简述设计输入提供图形、文本和波形编辑器实现图形、AHDL、VHDL、VerilogHDL或波形的输入，也可输入网表文件。项目编译提供了一个完全集成的编译器（Compiler），它可直接完成从网表提取到最后编程文件的生成，包含时序模拟、适配的标准文件。项目校验对设计项目的功能、时序进行仿真和时序分析，判断输入输出间的延迟。项目编程将你的设计下载/配置到你所选择的器件中去。在此简述一下设计流程，将在后面章节实例中进行详细说明设计流程：第四章图形输入方法的设计过程在本章将以图形输入法为例讲述设计过程举例：用74161设计一个模为12的计数器假设设计放在目录“d:\mydesign\graph”下设计总文件夹项目文件夹用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件，其中有一个是顶层文件，顶层文件的名字必须与项目名相同。编译器是对项目中的顶层文件进行编译。项目还管理所有中间文件，所有项目的中间文件的文件名相同，仅后缀名（扩展名）不同。对于每个新的项目最好建立一个单独的文件夹，使设计有条理化！切记项目名不同于项目文件夹，项目文件夹包含项目名文件，它们可以取相同名字。返回目录4.1建立工作文件夹条理化设计！所有设计文件夹A：一级目录，保存所