集成电路课程设计--含2个 2-4线译码器的74HC139芯片

1集成电路课程设计----含2个2-4线译码器的74HC139芯片一．目的与任务本课程设计是《集成电路分析与设计》的实践课程，其主要目的是为了在了解了集成电路的基本结构的基础上进一步的学习集成电路的设计，本次设计通过对TANNERTOOLSPRO工具的使用让我们能够从简单入手到能设计一个完整的芯片，。并进行电路仿真对比。二．课程设计题目、内容及要求2.1设计题目1．器件名称：一个3－8译码器的74HC138芯片；2．要求的电路性能指标：（1）可驱动10个LSTTL电路（相当于15pF电容负载）；（2）输出高电平时，︱IoH︱≤20uA，Voh，min＝4.4V；（3）输出低电平时，︱IoL︱≤4mA，Vol，max＝0.4V；（4）输出级充放电时间tr=tf,tpd25ns;（5）工作电源5V，常温工作，工作频率fwork=30MHz,总功耗Pmax＝150mW。2.2设计内容（1）功能分析及逻辑设计（2）电路设计（3）估算功耗与延时（4）电路模拟与仿真（5）版图设计（全手工、层次化设计）（6）版图检查：DRC与LVS（7）后仿真（选做）（8）版图数据提交2.3设计要求（1）独立完成设计74HC138芯片的全过程；（2）设计时使用的工艺及设计规则：MOSIS:mamin08；（3）根据所用的工艺，选取合理的模型库；（4）选用以lambda(λ)为单位的设计规则；（5）全手工、层次化设计版图；（6）达到指导书提出的设计指标要求。2三、74HC139电路简介3.1通用74HC139芯片的引脚图74HC139芯片包含两个2-4译码器，它的通用引脚图入图1其中，（1A0、1A1）和（2A0、2A1）分别为两个译码器的地址输入端，而1E（以下取名为Csa）和2E（以下取名为Csb）分别为两个译码器的使能端（低电平有效），1Y0~1Y7和2Y0~2Y7为译码器的数据输出端。3.2通用74HC139的真值表通用74HC139的真值表如表一表一使能端E（Cs）地址输入端A1A2数据输出端Y0Y1Y2Y300001110011011010110101111101××11113.3通用74HC139的逻辑表达式根据表一，我们可以很容易得到一下的逻辑表达式Y0=E+A1+A0=01AAEY1=E+A1+0A=01AAEY2=E+1A+A0=01AAEY3=E+1A+0A=01AAE3.4通用74HC139的逻辑图，如图2所示图二所示为通用74HC139芯片的其中一个译码器的逻辑图。3四、电路设计4.1工艺与设计规则与模型的选取1．根据规定选择MOSIS:mhp—n05为工艺与设计规则，得λ=0.35um，使用NWell2．根据需要选择ml2_125.md为模型，可得如下数据：********************************************************.modelnmosnmos+Level=2Ld=0.0uTox=225.00E-10+Nsub=1.066E+16Vto=0.622490Kp=6.326640E-05+Gamma=.639243Phi=0.31Uo=1215.74+Uexp=4.612355E-2Ucrit=174667Delta=0.0+Vmax=177269Xj=.9uLambda=0.0+Nfs=4.55168E+12Neff=4.68830Nss=3.00E+10+Tpg=1.000Rsh=60Cgso=2.89E-10+Cgdo=2.89E-10Cj=3.27E-04Mj=1.067+Cjsw=1.74E-10Mjsw=0.195.modelpmospmos+Level=2Ld=.03000uTox=225.000E-10+Nsub=6.575441E+16Vto=-0.63025Kp=2.635440E-05+Gamma=0.618101Phi=.541111Uo=361.941+Uexp=8.886957E-02Ucrit=637449Delta=0.0+Vmax=63253.3Xj=0.112799uLambda=0.0+Nfs=1.668437E+11Neff=0.64354Nss=3.00E+10+Tpg=-1.00Rsh=150Cgso=3.35E-10+Cgdo=3.35E-10Cj=4.75E-04Mj=.341+Cjsw=2.23E-10Mjsw=0.307图244.2输出级电路设计据要求，输出级等效电路如图所示。输入Vi为前一级，可认为是理想的输出，即ViL=Vss,ViH＝VDD.（1）CMOSN管（W/L）N的计算当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电流输入，要求︱IoL︱≤4mA，VoLmax＝0.4V，依据NMOS管的设计方程：Ids＝222120tgsoxoxdsdstgsoxoxVVLWtVVVVLWtdstgstgsdstgsVVVVVVVV000饱和线性截止根据从模型所得数据，得VolVVgsds.,，进行对比，得出NMOS管的工作范围在线性区，则可以根据以上公式进行计算。求出(W/L)min，N极限值，注意用lambda为单位表示。dsI=]))[((2VdstgsoxoxVdsVVLWt≤4mA=]4.0)62249.05[()(1039574.12451085.89.324.0104122NLW　≤4×310ANLW)(=12.8取NLW)(=14=228　（2）CMOSP管（W/L）p的计算当输入为低电平时，输出为高电平，P管饱和导通。同时要求N管和P管的充放电时间tr＝tf，分别求出这两个条件下的（W/L）min,P极限值，然后取大者。①以︱IoH︱≤20uA，VOH，min＝4.4V为条件计算（W/L）min,P极限值：用MOS管的设计方程；由于/OHI/≤20uA,也是主导通状态。dsI=]))[((22VdstgsoxoxVdsVVLWt。资料中查得，5ox=3.9×8.85×1210F/m。再从我选用的模型中查得oxt，nu，gsV=DDV=5V（极限状态），Vtp。和N管主导通使用同一条公式计算。dsI=])tp)[((2VdsgsoxoxVdsVVLWt≤20uAApLW62)6.0(10141020})6.0)(63025.0(5{)(10395036194.01085.842NLW)(=0.1475取NLW)(=1②以tr＝tf为条件计算（W/L）min,P极限值：ddtnddtnddtnddddtnnnoxoxLfddtpddtpddtpddddtpPpoxoxLrVVVVVVVVVWLtCtVVVVVVVVVWLtCt2019ln11.02||2019ln||1||1.0222)(LWP＝)(LWn5032.3795.11＝3.3713=42.4取44经过对比方法1与方法2的比较，取其大者)(LWP取为444.3内部基本反相器中的各MOS尺寸的计算内部反相器的负载由以下三部分电容组成：①本级漏极的PN结电容PNC;②下级的栅电容gC；③连线杂散电容sC。（1）漏极PN结电容PNC计算bWCWbCCjpjaPN226其中jaC是每2m的结电容，jpC是每m的周界电容，b为有源区宽度，可从设计规则获取。如若最小孔为2λ×2λ，孔与多晶硅栅的最小间距为2λ，孔与有源区边界的最小间距为2，则取b＝6λ。NjC.和pjC.可用相关公式计算，或从模型库选取，或用经验数据。本文从模型库ml2_125.md中可以得到：P管：jaC=4.75×E-4F/2m，jpC=2.23E-10F/M；N管：jaC=3.27×E-4F/2m，jpC=1.74E-10F/M；输出级NW=100λPW=180λ，有源区b=6λ。总的漏极PN结电容应是P管的和N管的总和，即：CPN=(CjN×Wn+Cjp×Wp）b+Cjsw.N×（2Wn+2b）×Cjsw.p(2Wp+2b)CPN=(1.0347×10-9Wn+1.4435×10-9Wp+1.6674×10-15)F（2）栅电容gC计算oxoxPNoxoxPoxoxNPgNggtLWWtAtACCC,,此处的NW和PW近似取输出级的NW和PW值。资料中查得，ox=3.9×8.85×1410F/cm。由选用的模型中查得oxt=225E-10。代入上式得：gC=（100+180）×2×1012102251085.89.3×25×1210=4.284×1410F（3）连线杂散电容sCoxoxstAC一般sgPNCCC，可忽略sC作用。所以，内部基本反相器的总负载电容LC为上述各电容计算值之和,即LC=CPN+gC=4.284×1410+1.0347×10-9Wn+1.4435×10-9Wp+4.4507×10-15F把LC代入tr和tf的计算式，并根据tr＝tf≤25ns的条件，计算出PNWW和，得：内部反相器内部反相器和,,PNLWLW。本次设计取0.1nS，7由上可知Wp=3.37Wn，代入不等式，可得:Wn=3.65λWp=13.4λ则可以根据实际情况选取：)(LWP＝7)(LWN＝24．4内部逻辑门设计内部逻辑门的电路如图所示。根据pHLttpLH＝的要求，在最坏的情况下，必须满足下列条件，即保证等效N管、P管的effR与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变。所以：7＝PLW623NLW4.5输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用图示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减少功耗，加快翻转速度。8(1)提拉管P2的（W/L）2p计算为了节省面积，同时又能使ViH较快上升，取（W/L）2p＝1=6/6,其中L取为6λ。(2)CMOS反相器P1管（W/L）1p的计算此P1管应取内部基本反相器的尺寸)(LWP＝7（3）CMOS反相器N1管（W/L）1N的计算由于要与TTL电路兼容，而TTL的输出电平在0.4～2.4V之间，因此要选取反相器的状态转变电平：VVVViHiLI4.12min,max,*又知：pnpntntpddIVVVV1*且noxnnpLTWu=1012103951085.89.3=3.6089×10-4poxppnLTWu=1.8649×10-4(W/L)n由式2-10得1.4+1.4pn/=5.63025+0.62249pn/算得:(W/L)n=5167.0/44.52=57.4≈584．6缓冲级的设计（1）输入缓冲级由74HC139的输入选择逻辑图可知，在输入级中有三个信号：Cs、A1,A2。其中CS经一级输入反相器后，进入M2的信号进入M3,M3驱动4个3输入与非门，故需要缓冲级，使其驱动能力增加，而A2,A1不需用缓冲级。所以由分析得出图中M1为输入级，M2为内部9如果要求尺寸或功耗最佳，级间比值为2-10。具体可取N。N为扇出系数，它的定义是：N=积前级等效反相器栅的面下级栅的面积由此得出扇出系数：（将三输入与非门等效为一个反相器）LWWLWWNPNPN内内''4=LWWLWWPNPN单单单单34=