专用集成电路实验报告

实验一EDA软件实验实验性质：验证性实验级别：必做开课单位：信息与通信工程学院通信工程系学时：4学时一、实验目的：1、了解XilinxISE6.2软件的功能。2、掌握XilinxISE6.2的VHDL输入方法。3、掌握XilinxISE6.2的原理图文件输入和元件库的调用方法。4、掌握XilinxISE6.2软件元件的生成方法和调用方法。5、掌握XilinxISE6.2编译、功能仿真和时序仿真。6、掌握XilinxISE6.2原理图设计、管脚分配、综合与实现、数据流下载方法。7、了解所编电路器件资源的消耗情况。二、实验器材：计算机、QuartusII软件或XilinxISE三、实验内容：本实验以三线八线译码器（LS74138）为例，在XilinxISE6.2软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunnerII系列XC2C256-7PQ208作为目标仿真芯片。四、实验步骤：4.1XilinxISE6.2环境1、三线八线译码器（LS74138）VHDL电路设计（1）、三线八线译码器（LS74138）的VHDL源程序的输入打开XilinxISE6.2编程环境软件ProjectNavigator，执行“file”菜单中的【NewProject】命令，为三线八线译码器（74LS138）建立设计项目。项目名称【ProjectName】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\Shiyan”，其中“顶层模块类型（Top-LevelModuleType）”为硬件描述语言（HDL），如图1所示。图1点击【Next】，弹出【SelecttheDeviceandDesignFlowfortheProject】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。各标签具体含义如下：【DeviceFamily】：定义所选芯片器件族【Device】:定义器件名【Package】:定义器件封装形式【SpeedGrade】:定义芯片工作速度等级【Top-LevelModuleType】：定义顶层模块类型【SynthesisTool】：定义综合工具【Simulator】:定义仿真测试工具【GeneratedSimulationLanguage】:定义硬件描述语言针对本试验所用开发板我们选择“CoolRunnerXPLA3CPLDs”系列的“XCR3256XL-7PQ208”器件作为目标芯片进行仿真，如图2所示。图2完成具体选择后点击【Next】弹出对话框，在该对话框内创建文件资源。打开【NewSource】标签，弹出如图3所示对话框，在左侧方框中包含了用户可以创建的文件类型，包括以下内容：【Schematic】:原理图类型文件【StateDiagram】：状态图类型文件【TestBenchWaveform】：波形类型测试文件【UserDocument】：用户类型文件【VerilogModule】：Verilog类型文件【VerilogTestFixture】：Verilog语言描述类型测试文件【VHDLLibrary】：VHDL库文件【VHDLModule】：VHDL类型模块文件【VHDLPackage】：VHDL类型文件封装库【VHDLTestBench】：VHDL语言描述类型测试文件图3在【File】标签下对话框内写入用户自定义的文件名称，标签【Locatior】下显示了新定义文件的创建路径，选中标签【Addtoprojet】前的对号标记，将新创建的文ls74138添加到工程“Shiyan”中。点击【Next】，弹出如图4所示对话框，在此对话框中输入三线八线译码器（74LS138）的的端口信息。图4点击【Next】弹出【NewSourceInformation】对话框，在该对话框内显示了新建文件的属性及信息，如图5所示。图5点击【Finish】返回资源创建对话框，其中显示了新建文件“LS74138.vhdl”，如图6。图6点击【Next】弹出工程信息对话框【NewProjectInformation】，该对话框给出了所设计的工程信息，如图7所示。图7点击【Finish】标签结束新建工程过程。进入XilinxISE文本编辑方式，在文本框中编辑输入8位加法器的VHDL源程序，如下图8所示：图8libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;--Uncommentthefollowinglinestousethedeclarationsthatare--providedforinstantiatingXilinxprimitivecomponents.--libraryUNISIM;--useUNISIM.VComponents.all;entityls74138isPort(G1:instd_logic;G2:instd_logic;INP:instd_logic_vector(2downto0);Y:outstd_logic_vector(7downto0));endls74138;architectureBehavioralofls74138isbeginprocess(G1,G2,INP)beginif((G1andG2)='1')thencaseinpiswhen000=Y=00000001;when001=Y=00000010;when010=Y=00000100;when011=Y=00001000;when100=Y=00010000;when101=Y=00100000;when110=Y=01000000;when111=Y=10000000;whenothers=Y=00000000;endcase;elseY=00000000;endif;endprocess;endBehavioral;在VHDL源程序中，G1和G2为两个使能控制信号，INP为命令码输入信号，Y为8位译码输出信号。（2）、设计文件存盘与语法检查图9图10完成程序代码输入后单击高亮“ls74138-behavioral（LS74138.vhdl）”标签（图9），此时工具窗口将显示“ProcessforSource(ls74138-behavioral)”。用鼠标右键点击Process窗口中【CheckSyntax】标签，点击运行选项，进行程序语法检查，当显示一绿色对号标志时即表示程序中不存在语法问题，如图10所示。（3）、仿真文件设计为了验证所设计电路功能，需要输入测试文件对电路程序功能进行测试。在【Process】菜单中选择【CreateNewSource】选项,选择【VHDLTestBench】添加测试向量文件，并将文件添加到LS74138模块中测试向量参考程序如下：LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.numeric_std.ALL;ENTITYls74138_tb_74138_vhd_tbISENDls74138_tb_74138_vhd_tb;ARCHITECTUREbehaviorOFls74138_tb_74138_vhd_tbISCOMPONENTls74138PORT(G1:INstd_logic;G2:INstd_logic;INP:INstd_logic_vector(2downto0);Y:OUTstd_logic_vector(7downto0));ENDCOMPONENT;SIGNALG1:std_logic;SIGNALG2:std_logic;SIGNALINP:std_logic_vector(2downto0);SIGNALY:std_logic_vector(7downto0);BEGINuut:ls74138PORTMAP(G1=G1,G2=G2,INP=INP,Y=Y);--***TestBench-UserDefinedSection***u1:PROCESSBEGING1='0';waitfor10us;G1='1';waitfor90us;G1='0';wait;ENDPROCESSu1;u2:PROCESSBEGING2='0';waitfor10us;G2='1';waitfor90us;G2='0';wait;ENDPROCESSu2;u3:PROCESSBEGININP=000;waitfor20us;INP=001;waitfor10us;INP=010;waitfor10us;INP=011;waitfor10us;INP=100;waitfor10us;INP=101;waitfor10us;INP=110;waitfor10us;INP=111;wait;endPROCESSu3;--***EndTestBench-UserDefinedSection***ENDbehavior;运行行为仿真选项卡，XilinxISE自动调用ModelSimSE6.1c仿真平台作为仿真工具。运行ModelSimSE6.1c菜单【Simulate】-【Run】-【Restart】，将仿真时间点置零。在【transcript】窗口中输入仿真时间。在波形【Wave】窗口内使用按钮实现仿真图的“放大”“缩小”“全局”功能。图11即为电路仿真结果，由图中时序及逻辑关系可知该三线八线译码器行为仿真正常。图11实验二组合逻辑电路的VHDL语言实现实验性质：验证性实验级别：必做开课单位：信息与通信工程学院通信工程系学时：2学时一、实验目的：1、掌握VHDL语言设计基本单元及其构成2、掌握用VHDL语言设计基本的组合逻辑电路的方法。3、掌握VHDL语言的主要描述语句。二、实验器材：计算机、QuartusII软件或XilinxISE三、实验内容：1、本实验以1位全加器为例，在XilinxISE软件平台上完成设计电路的VHDL文本输入，编辑，编译，仿真。芯片选择Xilinx公司的CoolRunnerXPLA3CPLDs系列XCR3256XL-7PQ208作为目标仿真芯片。2、用实验内容1所设计的全加器的VHDL文件生成一个adder的元件，在XilinxISE软件原理图设计平台上完成adder元件的调用。四、实验步骤：（一）、全加器是带进位位信号的加法器，起逻辑表达式为：carryindataBdataASum。它的真值表如表1所示，其中dataA和dataB为加数与被加数，carryin是输入的进位位信号，而Sum是和数，carryout是输出进位位信号。表1输入输出carryindataAdataBSumcarryout0000000110010100110110010101011100111111一）1位加法器的VHDL源程序参考如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;--Uncommentthefollowinglinestousethedeclarationsthatare--providedforinstantiatingXilinxprimitivecomponents.--libraryUNISIM;--useUNISIM.VComponents.all;entityadderisPort(a:instd_logic;b:instd_logic;cin:instd_logic;sum:outstd_logic;cout:outstd_logic);endadder;architectureBehavioralofad