第6章 中规模集成逻辑电路

第六章采用中、大规模集成电路的逻辑设计6.1二进制并行加法器6.2数值比较器6.3译码器和编码器6.4多路选择器（数据分配器）6.5计数器6.6寄存器1、半加器一、半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表AiBiSiCi0001101100101001iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCi∑CO半加器符号半加器电路图6.1二进制并行加法器2、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。AiBiCi-1SiCi0000010100111001011101110010100110010111AiBiCi-1000111100010111010Si的卡诺图AiBiCi-1000111100001010111Ci的卡诺图17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的逻辑图和逻辑符号=1&&AiBiCi-1SiCi(a)逻辑图(c)国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b)曾用符号CICO∑&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS实现多位二进制数相加的电路称为加法器。1、串行进位加法器二、二进制并行加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。C4S4C3S3C2S2C1S1C0A4B4A3B3A2B2A1B1∑COCICOCI∑∑∑COCICOCICICICICICICICICI特点：进位信号是由低位向高位逐级传递的，速度不高。011111)(CBABAC122222)(CBABAC233333)(CBABAC344444)(CBABAC1)(iiiiiiCBABAC1iiiiCBASiiiBAGiiiBAP进位生成项进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式11iiiiiiCPCBAS和表达式011011111)(CPGCBABAC122122222)(CPGCBABAC233233333)(CPGCBABAC344344444)(CPGCBABAC2、并行进位加法器（超前进位加法器）01234123423434434443440123123233233323301212212221220111011CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS4位超前进位加法器递推公式S1S2S3S4C4C0A1B1A2B2A3B3A4B4=1&&≥1P1G1P2G2P3G3P4G4≥1≥1=1&&&&=1&&&C1C2C3≥1&&=1=1=1=1&=1&&超前进位发生器16151413121110974LS28312345678VCCB3A3S3B4A4S4C4TTL加法器74LS283引脚图S2B2A2S1B1A1C0GND集成二进制4位超前进位加法器芯片集成四位二进制数并行加法器74283引脚图4A1A3A2A4B1B3B2B4S1S3S2S4C742830C集成四位二进制数并行加法器74283逻辑符号A16~A13B16~B13A12~A9B12~B9A8~A5B8~B5A4~A1B4~B1S16S15S14S13S12S11S10S9S8S7S6S5S4S3S2S14位加法器4位加法器4位加法器4位加法器C15C11C7C3C0加法器的级连3加法器的应用举例1、8421BCD码转换为余3码BCD码0011余3码S4S3S2S1C4C0A4A3A2A1B4B3B2B1S4S3S2S1C4C0A4A3A2A1B4B3B2B1=1=1=1=1被加数/被减数加数/减数加减控制BCD码+0011=余3码2、二进制并行加法/减法器C0＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。二-十进制加法器C&进位输出被加数加数“0”1&&8421BCD输出S4'S3'S2'S1'C44位二进制加法器C0A4A3A2A1B4B3B2B1S4S2S1S0C44位二进制加法器C0A4A3A2A1B4B3B2B1进位输入24344SSSSCC修正条件加6调整比较原理比较两个二进制数的大小要从最高位开始比较直至最低位。如对于A=A3A2A1A0和B=B3B2B1B0，若A3B3，以下各位不必比较，就可判断AB，反之，若A3B3，则AB；若A3=B3，则比较A2和B2的关系，……直至最低位，从而可以确定A和B的关系；只有A和B各位都相等才能有A=B。6.2数值比较器一、一位比较器两个一位二进制数Ai和Bi的比较有三种结果：AiBi，AiBi，Ai=Bi。其真值表如下表所示。一位比较器真值表输入输出AiBi(Ai=Bi)(AiBi)(AiBi)01010110110000100001由表可得出一位比较器的三个输出端的逻辑表达式分别为：iiiiBABA)(iiiiBABA)(iiiiBABA)((Ai=Bi)AiBi(AiBi)(AiBi)≥1&&&&11逻辑图：二、四位比较器中规模四位数值比较器CC14585(74LS85)的逻辑图和逻辑符号如下图所示。A3A2A1A0和B3B2B1B0为比较输入；AB、AB、A=B为比较输出；ab、ab、a=b为级联输入。级联输入是为多片四位二进制数值比较器连接起来，实现更多位数比较而设置的。≥1A3B3≥1A2B2≥1A1B1≥1A0B0A3⊕B3A2⊕B2A1⊕B1A0⊕B0ABABA=B≥1≥1FABFABFA=B(a)逻辑图&&&&&&&&&&&&&&&11111111逻辑图：A3A2A1A0B3B2B1B0A＞BA＜BA=BFA＞BFA＜BFA=B逻辑符号：四位数值比较器真值表①②③比较输入级联输入输出A3B3A2B2A1B1A0B0(ab)(ab)(a=b)(AB)(AB)(A=B)A3B3A3B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××××A2B2A2B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××××××A1B1A1B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××××××××A0B0A0B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001)()(0011223300112233112233223333baBABABABABABABABABABABABABABABA)()(0011223300112233112233223333baBABABABABABABABABABABABABABABA)()(00112233baBABABABABA八位二进制数比较时，若高四位相等，就得看低四位比较结果。用两片74LS85比较八位数时，高四位的输出就是八位数比较结果的输出。低四位片输出接到高四位片的级联输入，从而高四位相等时，高四位的输出取决于级联输入—低四位的比较结果。四位比较器的级联A3A2A1A0B3B2B1B0ABABA=Baba=bab74LS85(1)010两片74LS85构成的八位数值比较的逻辑图A3A2A1A0B3B2B1B0ABABA=Baba=bab74LS85(2)实现逻辑图AHBHALBLALBLAL=BL474LS854ALBLALBLAL=BL高位ALBLALBLALBLAL=BL474LS854ALBLALBLAL=BL低位Vcc6.3译码器和编码器二进制译码器二-十进制译码器显示译码器二进制编码器二-十进制编码器译码器编码器把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。译码器就是把一种代码转换为另一种代码的电路。一、译码器1、二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。010110001000110011010110001100100123地址译码器A1A00Y1Y2Y3Y4Y5Y6Y7Y＆＆＆＆＆＆＆＆111111＆10G1G2G3G4G5G6G7GSSG1GG2AG2B0A1A2A集成3-8线译码器74LS138逻辑图：真值表输入使能选择输出G12GA2A1A001234567YYYYYYYY×10×1010101010101010×　×　××　×　×00000101001110010111011111111111111111111111111011111101111110111111011111101111110111111011111101111111输入：自然二进制码输出：低电平有效BAGGG222A074LS138A1A20Y3Y2Y1Y4Y5Y6Y7YAG2BG21G70127mAAAY20122mAAAY10121mAAAY40124mAAAY30123mAAAY50125mAAAY60126mAAAY00120mAAAY如上真值表可知:输出是低电平有效,各输出端的表达式如下:逻辑符号表达式A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。07~YYAG2BG2022BAGG122BAGG引脚排列图16151413121110974LS13812345678A0A1A2G2AG2BG1Y7GNDVCCY0Y1Y2Y3Y4Y5Y6例：用3-8线译码器74138和适当的与非门实现全减器全减器真值表ABGDiGi0000000111010110110110010101001100011111742174217421mmmmmmmmmmmmDi732173217321mmmmmmmmmmmmGi译码器的应用：7321mmmmGi7421mmmmDiA074LS138Y0A1A2G2AG1G2BY1Y2Y3Y4Y5Y6Y7&○Di&○GiABC1000Y1Y2Y3Y4Y5Y6Y7Y1GAG2BG22A1A0A0Y1Y2Y3Y4Y5Y6Y7Y1GAG2BG22A1A0A2A1A0A3ACCV15Y8Y……7Y0Y……例2：74LS138的级联4线-16线译码器二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线