Quartus_II的安装和使用说明 (1)

1QuartusII的安装使用说明一、QuartusII安装说明:1.光盘路径:quartusii\quartus\disk1中用鼠标左键双击setup.exe文件。启动界面如图1.1所示：1.图1.1QuartusII安装界面2.点击Next后，弹出说明对话框，如图1.2所示：2.图1.2说明对话框23.继续点击Next按钮后，弹出如图1.3所示的对话框，在上面空白处输入用户名，下面的输入公司的名字，这个可以任意填写。写好后Next按钮编程可选状态。（我的安装软件用户名默认为微软用户，公司的名字默认为微软中国）3.图1.3用户信息输入对话框4.按下Next按钮后，进入安装路径选择界面，如图1.4所示。（建议安装在默认的路径）5.图1.4安装路径选择对话框3选择好安装路径之后，点击Next按钮之后会看见相关的安装信息，一直点击Next按钮知道进入安装过程。安装之后会弹出一个结束对话框，点击finish按钮，完成安装。二、QuartusII软件的授权1.授权过程是将光盘路径:quartusii7\Altera-Quartus_V7_Win_Crack中的license.dat文件复制到安装目录下。2.还有在这个路径下的sys_cpt.dll文件复制到安装目录下的bin的文件夹里。3.在开始菜单栏，选择运行，输入cmd，按回车弹出如下图的对话框所示4.输入ipconfig/all，弹出如下图的对话框所示45.用红色圈起来的是你自己电脑的网卡号。6.以记事本方式打开license，替换你的网卡号进去。7.打开QuartusII，导入license.dat菜单下tools/license.setup。三、QuartusII软件的使用说明主界面由3个子窗口组成，分别是设计输入编辑窗口（完成设计描述源文件的编辑）、消息窗口（编译/仿真过程的消息说明）和工程浏览窗口（快速浏览工程的各描述文件）。图1.6QuartusII的系统主界面1.设计输入QuartusII支持多种设计输入方法，即允许用户使用多种方法描述设计，常用的设计输入方式有：原理图输入，文本输入和第三方EDA工具输入。(1)创建新工程QuartusII有工程的概念，所谓工程就是当前设计的描述、设置、数据以及输出的集合，QuartusII会将这些存储在不同类型的文件中并置于同一个文件夹下。所以在设计之前，必须创建工程，具体步骤如下：i.打开QuartusII软件，在主界面中执行File→NewProjectWizard…命令，在弹出的对话框中指定设计工程的文件存放目录、工程名以及最顶层的设计实体名。最上面的输入框：在此输入框输入指定工程文件存放的目录。中间的输入框：在此对话框中输入新建工程的名字。最下面的输入框：在此输入框中输入该设计工程最顶层的设计实体名。说明：一般输入工程名和设计顶层的实体名默认是相同。ii.单击【Next】按钮，弹出如图2.2所示的对话框。许多设计工程除了最顶层的设计文件之外，还会包含一些额外的电路模块描述文件或者定制的功能库。设计者可以通过如图2.2所示的对话框将这些文件或者功能库添加到设计工程中。为了方便工程设计文件管理，建议将所有的设计文件集中到工程目录中。iii.单击【Next】按钮，弹出如图2.3所示的对话框。系统会要求设计者指定工程所使用的芯片系列,可以选择自动选择芯片型号或者设计者指定.建议选择“Specificdeviceselectedin‘Availabledevices’list’”选项，这样可以手动设置芯片参数，5这个一般是硬件设计好之后，若对参数不熟悉一定要先参考QuartusII的帮助文件，弄清封装，管脚类型和芯片速度这3个设置项中的每个参数的具体含义。如果选项自动选择芯片，对于绝大多数的应用只采用的默认设置即可，系统会根据实际的情况自动进行优化。iv.点击【Next】按钮进入EDA工具设置页面，如图2.4所示，用以第三方的综合器、仿真器和时序分析工具。默认值为不使用第三方EDA工具，在本工程保持默认不变，直接点击【Next】按钮继续v.创建新工程向导的最后一步，QuartusII会给出新建工程的摘要信息，点击【Finish】按钮即可完成向导。在完成新建工程后，所有工程设置可以通过Assignments→Settings…菜单命令或者Ctrl+Shift+E快捷启动设置对话框进行修改。图2.1设置工程名称及顶层实体名称6图2.2添加设计文件7图2.3选择目标芯片8图2.4设置第三方EDA工具9图2.5新建工程摘要2.文本输入法执行菜单File→New…菜单命令打开新建对话框,如图2.6所示.选中DeviceDesignFiles选项卡中的VHDLFile后点击【OK】按钮新建一个空白的VHDL文档。QuartusII会自动将起命名为Vhdl1.vhd，这时执行File→Save命令或者使用Ctrl+S快捷键将其保存，保存对话框如图2.7所示QuartusII会自动保存位置定位到工程目录并且默认命名为顶层实体名.vh。这里只有一个实体，故counter就是顶层。保持默认值不变，直接点击【保存】按钮保存文件。新建的VHDL文档中输入，分频器的VHDL菜单如下：8分频libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityfenpinisport(clkin:instd_logic;clkout:outstd_logic10);end;architecturedevideroffenpinisconstantn:integer:=3;signalcounter:integerrange0ton;signalclk:std_logic;beginprocess(clkin)beginifrising_edge(clkin)thenifcounter=nthencounter=0;clk=notclk;elsecounter=counter+1;endif;endif;endprocess;clkout=clk;end;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityfenpinisport(clk:instd_logic;clk_1k:bufferstd_logic);endfenpin;architecturebehieveoffenpinisbeginprocess(clk)variablecnt1:integerrange0to200;11variablecnt2:integerrange0to125;beginifclk'eventandclk='1'thenifcnt1=200thencnt1:=0;ifcnt2=125thencnt2:=0;clk_1k=notclk_1k;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;endprocess;endbehieve;如果对VHDL语言语法结构不太了解的时候,可以通过QusrtusII提供的自动完成格式工具的插入模版。用户可以在QuartusII界面的TextEditor工具栏中找到对应的按钮，如图2.8所示。完成VHDL语言输入之后，执行Process→AnalysisCurrentFile菜单命令，启动QuartusII的语法检查功能，对当前文件进行分析。如果在Message窗口中出现Error，在修改之后再次执行分析，直到没有错误提示为止。3.分配引脚分配引脚的目的是为了设计指定输入输出引脚在目标芯片上的位置。分配引脚的方法有许多种，这里介绍的AssignmentEditor工具是一种比较常用的引脚分配方法。有些书籍和资料将分配引脚放在了编译之后进行，主要考虑到引脚需要占用片内的IO资12源，引脚分配的不同会影响QuartusII的布局布线结果，也就会影响到设计的时序仿真。而且QuartusII支持预先的I/O分配和确定操作（无论顶层的模块是否完成），这样可以在整个设计流程中尽早开始印制电路板（PCB）的布线设计工作。同样，设计人员可以在任何时间对引脚的分配进行修改和确认，无需再进行一次编译。在进行完设计分析以及语法检查后，可以执行Assignment→AssignmentEditor，点击窗口上面的Pin按钮进行引脚分配，左侧的工具栏中的ShowAllKnownPinName按钮可以列出所有已知的引脚名称，所得界面如图2.9所示。图2.9AssignmentEditor对话框4.编译在标准PLD设计流程中，编译（Compilation）包括综合（Synthesis）和布局布线（Place&Route）两个阶段。在综合阶段，综合器将HDL描述翻译成基本的逻辑门、存储器、触发器等基本逻辑单元的连接关系。在这个过程中，综合器会根据用户的约束与本身的算法优化生成的网表，目的是让生成的设计拥有更快的速度并占用最好的资源。完成综合后需要根据目标器件进行布局布线，利用芯片内的可用逻辑资源最终将涉及在物理层次上实现。在QuartusII界面执行菜单Processing→StartCompilation或者使用Ctrl+L快捷键启动QuartusII的全编译。可以在状态窗口上看到当前编译的运行状态，QuartusII将编译划分为Analysis&Synthesis、Fitter、Assembler和TimingAnalyzer4个阶段。其中Analysis&Synthesis就是综合，Fitter为布线布局；后面得Assembler用于生成编译输出文件，而TimingAnalyzer是时序分析流程。在编译过程中QuartusII会在消息框中显示编译的警告、错误和消息，并在编译结束后给13出完成报告。遇到编译错误，QuartusII会立即终止编译流程，并给出错误信息，双击错误名称，QuartusII会自动在HDL代码等设计源描述中定位出错位置。在完成编译之后，通过执行Tools→NetlistViewers→RTLViewer菜单命令可以观察到设计的RTL视图如图2.10所示。在QuartusII中，执行AnalysisandElaboration流程后即可以观察RTL电路图，所以RTL电路图是在综合及布局布线前生成的，并非设计的最终电路结构。RTL视图是设计的寄存器传输级展现，作为设计输入最忠实的体现，RTL视图的主要作用是帮助设计者检查设计输入中的问题。图2.10RLT视图5.仿真对工程的编译通过后，必须对其功能进行仿真和时序性质进行仿真测试，以了解设计结果是否满足愿设计要求。再把设计配置到器件之前，可以通过仿真对设计进行全面的测试，保证设计在各种条件下都能有正确的响应。本例是编译后进行仿真，具体步骤如下：i.新建波形文件在QuartusII界面中执行File→New菜单命令，在弹出新建对话框中选择OtherFiles选项卡，选择VectorWaveformFile项目，如图2.11所示。点击【OK】可以看到QuartusII创建的名为Waveform1.vwf的仿真波形文件，使用File→SaveAs…命令将其另存为div，如图2.12所示。图2.11新建仿真波形文件图2.12另存仿真波形文件ii.添加仿真信号14在进行仿真之前必须添加仿真信号，即仿真中的激励及所要观察的信号。在QuartusII中添加仿真信号有多种办法，这里可以通过执行Edit→InsertNodeorBus菜单命令打开InsertNodeorBus对话框，如图2.13所示。图2.13添加仿真信号在Name栏中填入设计中需要观察端口型号，QuartusII会自动给出输入输出类型与其他参数，如果要一次加入很多观察脚可以通过